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專用集成電路設(shè)計方法范文第1篇

【關(guān)鍵詞】集成電路 設(shè)計方法 IP技術(shù)

基于CMOS工藝發(fā)展背景下，CMOS集成電路得到了廣泛應(yīng)用，即到目前為止，仍有95%集成電路融入了CMOS工藝技術(shù)，但基于64kb動態(tài)存儲器的發(fā)展，集成電路微小化設(shè)計逐漸引起了人們關(guān)注。因而在此基礎(chǔ)上，為了迎合集成電路時代的發(fā)展，應(yīng)注重在當前集成電路設(shè)計過程中從微電路、芯片等角度入手，對集成電路進行改善與優(yōu)化，且突出小型化設(shè)計優(yōu)勢。以下就是對集成電路設(shè)計與IP設(shè)計技術(shù)的詳細闡述，望其能為當前集成電路設(shè)計領(lǐng)域的發(fā)展提供參考。

1 當前集成電路設(shè)計方法

1.1 全定制設(shè)計方法

集成電路，即通過光刻、擴散、氧化等作業(yè)方法，將半導(dǎo)體、電阻、電容、電感等元器件集中于一塊小硅片，置入管殼內(nèi)，應(yīng)用于網(wǎng)絡(luò)通信、計算機、電子技術(shù)等領(lǐng)域中。而在集成電路設(shè)計過程中，為了營造良好的電路設(shè)計空間，應(yīng)注重強調(diào)對全定制設(shè)計方法的應(yīng)用，即在集成電路實踐設(shè)計環(huán)節(jié)開展過程中通過版圖編輯工具，對半導(dǎo)體元器件圖形、尺寸、連線、位置等各個設(shè)計環(huán)節(jié)進行把控，最終通過版圖布局、布線等，達到元器件組合、優(yōu)化目的。同時，在元器件電路參數(shù)優(yōu)化過程中，為了滿足小型化集成電路應(yīng)用需求，應(yīng)遵從“自由格式”版圖設(shè)計原則，且以緊湊的設(shè)計方法，對每個元器件所連導(dǎo)線進行布局，就此將芯片尺寸控制到最小狀態(tài)下。例如，隨機邏輯網(wǎng)絡(luò)在設(shè)計過程中，為了提高網(wǎng)絡(luò)運行速度，即采取全定制集成電路設(shè)計方法，滿足了網(wǎng)絡(luò)平臺運行需求。但由于全定制設(shè)計方法在實施過程中，設(shè)計周期較長，為此，應(yīng)注重對其的合理化應(yīng)用。

1.2 半定制設(shè)計方法

半定制設(shè)計方法在應(yīng)用過程中需借助原有的單元電路，同時注重在集成電路優(yōu)化過程中，從單元庫內(nèi)選取適宜的電壓或壓焊塊，以自動化方式對集成電路進行布局、布線，且獲取掩膜版圖。例如，專用集成電路ASIC在設(shè)計過程中為了減少成本投入量，即采用了半定制設(shè)計方法，同時注重在半定制設(shè)計方式應(yīng)用過程中融入門陣列設(shè)計理念，即將若干個器件進行排序，且排列為門陣列形式，繼而通過導(dǎo)線連接形式形成統(tǒng)一的電路單元，并保障各單元間的一致性。而在半定制集成電路設(shè)計過程中，亦可采取標準單元設(shè)計方式，即要求相關(guān)技術(shù)人員在集成電路設(shè)計過程中應(yīng)運用版圖編輯工具對集成電路進行操控，同時結(jié)合電路單元版圖，連接、布局集成電路運作環(huán)境，達到布通率100%的集成電路設(shè)計狀態(tài)。從以上的分析中即可看出，在小型化集成電路設(shè)計過程中，強調(diào)對半定制設(shè)計方法的應(yīng)用，有助于縮短設(shè)計周期，為此，應(yīng)提高對其的重視程度。

1.3 基于IP的設(shè)計方法

基于0.35μmCMOS工藝的推動下，傳統(tǒng)的集成電路設(shè)計方式已經(jīng)無法滿足計算機、網(wǎng)絡(luò)通訊等領(lǐng)域集成電路應(yīng)用需求，因而在此基礎(chǔ)上，為了推動各領(lǐng)域產(chǎn)業(yè)的進一步發(fā)展，應(yīng)注重融入IP設(shè)計方法，即在集成電路設(shè)計過程中將“設(shè)計復(fù)用與軟硬件協(xié)同”作為導(dǎo)向，開發(fā)單一模塊，并集成、復(fù)用IP，就此將集成電路工作量控制到原有1/10，而工作效益提升10倍。但基于IP視角下，在集成電路設(shè)計過程中，要求相關(guān)工作人員應(yīng)注重通過專業(yè)IP公司、Foundry積累、EDA廠商等路徑獲取IP核，且基于IP核支撐資源獲取的基礎(chǔ)上，完善檢索系統(tǒng)、開發(fā)庫管理系統(tǒng)、IP核庫等，最終對1700多個IP核資源進行系統(tǒng)化整理，并通過VSIA標準評估方式，對IP核集成電路運行環(huán)境的安全性、動態(tài)性進行質(zhì)量檢測、評估，規(guī)避集成電路故障問題的凸顯，且達到最佳的集成電路設(shè)計狀態(tài)。另外，在IP集成電路設(shè)計過程中，亦應(yīng)注重增設(shè)HDL代碼等檢測功能，從而滿足集成電路設(shè)計要求，達到最佳的設(shè)計狀態(tài)，且更好的應(yīng)用于計算機、網(wǎng)絡(luò)通訊等領(lǐng)域中。

2 集成電路設(shè)計中IP設(shè)計技術(shù)分析

基于IP的設(shè)計技術(shù)，主要分為軟核、硬核、固核三種設(shè)計方式，同時在IP系統(tǒng)規(guī)劃過程中，需完善32位處理器，同時融入微處理器、DSP等，繼而應(yīng)用于Internet、USB接口、微處理器核、UART等運作環(huán)境下。而IP設(shè)計技術(shù)在應(yīng)用過程中對測試平臺支撐條件提出了更高的要求，因而在IP設(shè)計環(huán)節(jié)開展過程中，應(yīng)注重選用適宜的接口，寄存I/O，且以獨立性IP模塊設(shè)計方式，對芯片布局布線進行操控，簡化集成電路整體設(shè)計過程。此外，在IP設(shè)計技術(shù)應(yīng)用過程中，必須突出全面性特點，即從特性概述、框圖、工作描述、版圖信息、軟模型/HDL模型等角度入手，推進IP文件化，最終實現(xiàn)對集成電路設(shè)計信息的全方位反饋。另外，就當前的現(xiàn)狀來看，IP設(shè)計技術(shù)涵蓋了ASIC測試、系統(tǒng)仿真、ASIC模擬、IP繼承等設(shè)計環(huán)節(jié)，且制定了IP戰(zhàn)略，因而有助于減少IP集成電路開發(fā)風(fēng)險，為此，在當前集成電路設(shè)計工作開展過程中應(yīng)融入IP設(shè)計技術(shù)，并建構(gòu)AMBA總線等，打造良好的集成電路運行環(huán)境，強化整體電路集成度，達到最佳的電路布局、規(guī)劃狀態(tài)。

3 結(jié)論

綜上可知，集成電路被廣泛應(yīng)用于計算機等產(chǎn)業(yè)發(fā)展領(lǐng)域，推進了社會的進步。為此，為了降低集成電路設(shè)計風(fēng)險，減少開發(fā)經(jīng)費，縮短開發(fā)時間，要求相關(guān)技術(shù)人員在集成電路設(shè)計工作開展過程中應(yīng)注重強調(diào)對基于IP的設(shè)計方法、半定制設(shè)計方法、全定制設(shè)計方法等的應(yīng)用，同時注重引入IP設(shè)計技術(shù)理念，完善ASIC模擬、系統(tǒng)測試等集成電路設(shè)計功能，最終就此規(guī)避電路開發(fā)中故障問題的凸顯，達到最佳的集成電路開發(fā)、設(shè)計狀態(tài)。

參考文獻

[1]肖春花.集成電路設(shè)計方法及IP重用設(shè)計技術(shù)研究[J].電子技術(shù)與軟件工程，2014，12（06）：190-191.

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[3]中國半導(dǎo)體行業(yè)協(xié)會關(guān)于舉辦“中國集成電路設(shè)計業(yè)2014年會暨中國內(nèi)地與香港集成電路產(chǎn)業(yè)協(xié)作發(fā)展高峰論壇”的通知[J].中國集成電路，2014，20（10）：90-92.

專用集成電路設(shè)計方法范文第2篇

關(guān)鍵詞:專用集成電路;寄存器傳輸級;門級網(wǎng)表;可靠性;手工綜合

中圖分類號:TN402.22文獻標識碼:A

文章編號:1004-373X(2009)20-004-03

Research on Manual Synthesis Based on ASIC Design

WANG Xiaohua,LUO Xiaoshu,YIN Yangang

(College of Physics and Electronic Engineering,Guangxi Normal University,Guilin,541004,China)

Abstract:With the development of ASIC design rapidly,it is key technology of the front-end IC design that the register transfer level description is manually synthesized the register transfer level.Through artificial participation,behave-level code by some of the most basic logic gates(such as nand-door,non-door,nor-door,etc.) gets the corresponding gate-level circuit according to the corresponding synthesized circuit model.Such methods used in ASIC design not only can optimize the circuit structure,but also can guarantee the correct logic function.At the same time,it can reduce the transmission delay and improve the reliability of chip design.Therefore,research on the ASCI design by manual synthesis is of practical value.

Keywords:application specific integrated circuit;register transfer level;register transfer level;reliability;manual synthesis

0 引 言

隨著專用集成電路(Application Specific Integrated Circuit)設(shè)計的迅速發(fā)展,將寄存器傳輸級(RTL)描述的手工綜合成門級網(wǎng)表,是IC前端設(shè)計中的關(guān)鍵技術(shù)[1]。在當前IC設(shè)計中,通常在行為級功能驗證后,采用軟件進行自動綜合的方式。這種方式雖然縮短了ASIC設(shè)計的周期,但是利用軟件綜合的門級電路存在很大的冗余,從而影響到整個芯片的版圖面積和延時。如果采用手工綜合,則會得到最簡的電路結(jié)構(gòu)和最少的線路延時。在總體上,手工邏輯綜合可分為時序邏輯綜合和組合邏輯綜合[2]。

在此,以成功開發(fā)的無線發(fā)碼遙控編碼芯片為實例,詳細介紹手工綜合RTL級代碼的理論依據(jù)和實用方法,重點介紹時序邏輯綜合的實現(xiàn)方法,將時序邏輯綜合的實現(xiàn)方法歸納出各種描述的一般特征,將用戶多種多樣的描述歸整為五種形式,避免了綜合過程中的盲目性,使得整個綜合過程有據(jù)可依,從而提高綜合的效率和準確性[3],并對手工綜合進行深入的研究。

1 組合邏輯綜合

組合邏輯綜合的功能是對組合邏輯函數(shù)的描述形式進行一系列轉(zhuǎn)換和優(yōu)化,求取實現(xiàn)該邏輯函數(shù)性能最佳的組合邏輯結(jié)構(gòu)形式,并生成與邏輯功能描述相等價的優(yōu)化的邏輯級結(jié)構(gòu)描述。由于行為級描述或寄存器傳輸級描述經(jīng)轉(zhuǎn)換后所得到的邏輯級的邏輯函數(shù)表示通常都是非優(yōu)化的表示,因此就需要使用邏輯優(yōu)化工具對其進行綜合和優(yōu)化。

組合邏輯綜合的目標通常有:其一是為了在滿足延遲的約束下將面積最小化;其二是為了提高電路的可測試性[4]。

組合邏輯電路設(shè)計是數(shù)字電路設(shè)計的基礎(chǔ)。相對時序邏輯電路而言其綜合過程要簡單,可參考上面的手工綜合步驟,在這里設(shè)計了兩個電路對ASIC的手工綜合進行具體研究。

1.1 單增量加法器(4位)

所謂單增量加法器,就是在二進制計算中,行使代碼換算的任務(wù),即二進制計算中若輸出有N值存在,接下來的數(shù)值就是N+1,為了把輸出值從N變?yōu)镹+1就必須做一個電路。若其Verilog HDL描述語言為:

counter_disp

則綜合步驟為:

(1)列出真值表(略);

(2) 從真值表可以得出其邏輯表達式為:

sum[0]=NOT disp[0]sum[1]= disp[0] XOR disp[1]

sum[2]= disp[2] XOR (disp[0] AND disp[1])

sum[3]= disp[3] XOR (disp[0] ANDdisp[1]AND disp[2])

(3) 綜合后的電路圖如圖1所示。

圖1 單增量加法器手工綜合后電路

1.2 數(shù)值比較器(4位)

完成A

對應(yīng)的描述語言為:

if(counter disp

(1) 列出真值表(見表1)。其中“X”表示任意值。

(2) 從真值表寫出比較結(jié)果的邏輯表達式,再通過化簡得到最簡表達式為:

A_small_B =A3n•B3+(B2B2)A2n•B2+(A3B3)(A2B2)A1n•B1+(A3B3)(A2B2)(A1B1)•A0n•B0

(3) 畫出綜合后的電路圖(見圖2)。

表1 真值表

輸入輸出

A3B3A2B2A1B1A0B0A

A3>B3XXX0

A3

A3=B3A2>B2XX0

A3=B3A2

A3=B3A2=B2A1>B1X0

A3=B3A2=B2A1

A3=B3A2=B2A1=B1A0>B00

A3=B3A2=B2A1=B1A0

A3=B3A2=B2A1=B1A0=B00

圖2 數(shù)值比較器手工綜合后電路

2 時序邏輯綜合

時序邏輯綜合的主要研究集中于同步時序電路的設(shè)計綜合。異步時序電路由于其設(shè)計和控制過程的復(fù)雜性,自動綜合十分困難。同步時序電路邏輯綜合研究的內(nèi)容主要有:同步時序電路的綜合方法(即有限狀態(tài)機的綜合)、時序的優(yōu)化以及時鐘系統(tǒng)的設(shè)計優(yōu)化等。

有限狀態(tài)機綜合的主要任務(wù)是根據(jù)給定的邏輯功能,選取觸發(fā)器和鎖存器等時序元件,尋求優(yōu)化的時序狀態(tài)激勵函數(shù)。同步時序電路綜合的目標是獲得芯片面積優(yōu)化的高性能電路結(jié)構(gòu)形式,其中包括時序重構(gòu)和時序邏輯優(yōu)化等方面。時序優(yōu)化與時鐘系統(tǒng)的優(yōu)化通過分析時序電路的數(shù)據(jù)傳輸行為,設(shè)置合理的參數(shù),提高系統(tǒng)的效率,消除時序錯誤,解決時序沖突[6]。優(yōu)化電路,得到最終的門級電路網(wǎng)表。

在進行了格式判別,確定采用何種時序元件后,就可以從相應(yīng)的目標庫中提取相應(yīng)的元件,組織成符合最終輸出形式的網(wǎng)表格式。在提取元件時應(yīng)當根據(jù)用戶的輸入描述取得最優(yōu)化的結(jié)果,當然,這種優(yōu)化問題也可以在得到最終的數(shù)據(jù)通道之后進行。對于同步/異步復(fù)位及上升/下降沿觸發(fā)的問題,在一般的目標庫中,都有各種不同類型的時序邏輯電路元件,同步/異步復(fù)位元件為其中之一[7]。同步/異步復(fù)位觸發(fā)器的綜合與其他元件的綜合有所不同,綜合時考慮的不僅是某一條賦值語句,而是將用戶的描述作為一個整體來考慮。在提取賦值語句時,同時分析相互有關(guān)聯(lián)的語句以及這些語句的相關(guān)條件,根據(jù)上下文語義得出最終的結(jié)論。

下面針對上述理論用一實例來說明:在采用上面的綜合步驟預(yù)處理和綜合實現(xiàn)算法后,得到輸出信號outA的賦值情況如下:

條件X1成立時outA≤0;條件X2成立時outA≤0;條件Y1成立時outA≤1;條件Y2成立時outA≤in1;其他條件下outA保持。

其處理過程如下:

(1) 將所有使輸出信號為0的條件標識為A1,A2等A類(A1=X1,A2=X2);

(2) 將所有使輸出信號為1的條件標識為B1,B2等B類(B1=Y1);

(3) 將所有使輸出信號為某個輸入信號或中間信號值的條件標識為C1,C2等C類(C1=Y2);

(4) 寫出其邏輯表達式:

outA=(A1+A2+in1_not C1)(B1+in1•C1+outA)

=(X1+X2+in1_not Y2)(Y1+in1•Y2+outA)

(5) 將目標信號的邏輯表達式進行畫簡(這里設(shè)定已為最簡式);

(6) 畫出對應(yīng)的邏輯電路圖(見圖3):(其中in1_not表示為in1的非,其余類同。)

圖3 綜合后電路

具有數(shù)據(jù)通道的有限狀態(tài)機是描述數(shù)字系統(tǒng)的最常用的模型。有限狀態(tài)機分為兩個部分:數(shù)據(jù)通道部分和控制部件部分。數(shù)據(jù)通道部分包括數(shù)據(jù)的處理部件、存儲部件、傳輸部件及其互連[8]?？刂撇糠种饕瓿蓴?shù)據(jù)通道的時序控制,以及根據(jù)當前狀態(tài)、外部控制輸入和數(shù)據(jù)通道內(nèi)部狀態(tài)產(chǎn)生外部控制輸出和數(shù)據(jù)通道控制信號等。邏輯綜合接受算法級行為描述,通過將其編譯轉(zhuǎn)換成為內(nèi)部表示形式,然后經(jīng)過操作調(diào)度和硬件資源分配等處理過程,最終產(chǎn)生表示數(shù)據(jù)通道的寄存器傳輸級網(wǎng)表,并根據(jù)調(diào)度的需要提取控制信息產(chǎn)生控制部件的行為描述(即有限狀態(tài)機的描述,一般為狀態(tài)轉(zhuǎn)換表/圖)[9]?？刂屏骶C合對行為描述的有限狀態(tài)機進行分解、化簡、分配等處理,選取時序元件,導(dǎo)出狀態(tài)轉(zhuǎn)換函數(shù)和控制輸出函數(shù)。

下面以一個實例來介紹控制部分的邏輯綜合過程和方法。

按照前面的步驟,分析Verilog HDL代碼,已得出該控制流部分的狀態(tài)轉(zhuǎn)換圖(見圖4),在這里只列出用符號代替的狀態(tài)轉(zhuǎn)移條件,未寫出各輸出端信號。

圖4 狀態(tài)轉(zhuǎn)移圖

這是LED驅(qū)動控制芯片核心模塊(顯示和鍵掃控制模塊)的狀態(tài)轉(zhuǎn)換圖,下面以DISPLAY狀態(tài)為目標求其狀態(tài)轉(zhuǎn)移電路圖,如圖5所示。

圖5 狀態(tài)DISPLAY 綜合后電路

(1) 根據(jù)狀態(tài)轉(zhuǎn)移圖列出與DISPLAY狀態(tài)相關(guān)的狀態(tài)轉(zhuǎn)換條件:

當A=1,DISPLAY=1 D=1時,DISPLAY=1;

當B=1,DISPLAY=0 C=1時,DISPLAY=0

(2) 推斷出DISPLAY狀態(tài)保持的條件,設(shè)為E:

E=(B && DISPLAY) ||(C&& DISPLAY)+H=

BC&& DISPLAY+H=BC&& DISPLAY

(3) 化簡并得出DISPLAY的邏輯表達式:

DISPLAY≤A+D+E (4) 畫出其邏輯電路圖(狀態(tài)機采用獨熱碼編碼方式)。

3 結(jié) 語

在此歸納出一套手工邏輯綜合的方法和綜合步驟,該方法適用于中小規(guī)模和超大規(guī)模中的核心電路部分的電路綜合。同時手工綜合后的效果與自動綜合軟件相比,其電路可靠且使用的門電路規(guī)模減少,功耗降低,延時達到最小。

參考文獻

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專用集成電路設(shè)計方法范文第3篇

關(guān)鍵詞：嵌入式系統(tǒng) 設(shè)計 單片系統(tǒng)(SOC) 硬件描述語言(HDL) IP內(nèi)核

一、嵌入式系統(tǒng)設(shè)計方法變化的背景

嵌入式系統(tǒng)設(shè)計方法的演化總的來說是因為應(yīng)用需求的牽引和IT技術(shù)的推動。

1.隨著微電子技術(shù)的不斷創(chuàng)新和發(fā)展，大規(guī)模集成電路的集成度和工藝水平不斷提高。硅材料與人類智慧的結(jié)合，生產(chǎn)出大批量的低成本、高可靠性和高精度的微電子結(jié)構(gòu)模塊，推動了一個全新的技術(shù)領(lǐng)域和產(chǎn)業(yè)的發(fā)展。在此基礎(chǔ)上發(fā)展起來的器件可編程思想和微處理（器）技術(shù)可以用軟件來改變和實現(xiàn)硬件的功能。微處理器和各種可編程大規(guī)模集成專用電路、半定制器件的大量應(yīng)用，開創(chuàng)了一個嶄新的應(yīng)用世界，以至廣泛影響著并在逐步改變著人類的生產(chǎn)、生活和學(xué)習(xí)等社會活動。

2.計算機硬件平臺性能的大幅度提高，使很多復(fù)雜算法和方便使用的界面得以實現(xiàn)，大大提高了工作效率，給復(fù)雜嵌入式系統(tǒng)輔助設(shè)計提供了物理基礎(chǔ)。

3.高性能的EDA綜合開發(fā)工具（平臺）得到長足發(fā)展，而且其自動化和智能化程度不斷提高，為復(fù)雜的嵌入式系統(tǒng)設(shè)計提供了不同用途和不同級別集編輯、布局、布線、編譯、綜合、模擬、測試、驗證和器件編程等一體化的易于學(xué)習(xí)和方便使用的開發(fā)集成環(huán)境。

4.硬件描述語言HDL(Hardware Des cription Language)的發(fā)展為復(fù)雜電子系統(tǒng)設(shè)計提供了建立各種硬件模型的工作媒介。它的描述能力和抽象能力強，給硬件電路，特別是半定制大規(guī)模集成電路設(shè)計帶來了重大的變革。目前，用得較多的有已成為IEEE為 STD1076標準的VHDL、IEEE STD 1364標準的Verilog HDL和Altera公司企業(yè)標準的AHDL等。

由于HDL的發(fā)展和標準化，世界上出現(xiàn)了一批利用HDL進行各種集成電路功能模塊專業(yè)設(shè)計的公司。其任務(wù)是按常用或?qū)Ｓ霉δ?，用HDL來描述集成電路的功能和結(jié)構(gòu)，并經(jīng)過不同級別的驗證形成不同級別的IP內(nèi)核模塊，供芯片設(shè)計人員裝配或集成選用。

IP（Intellectual Property）內(nèi)核模塊是一種預(yù)先設(shè)計好的甚至已經(jīng)過驗證的具有某種確定功能的集成電路、器件或部件。它有幾種不同形式。IP內(nèi)核模塊有行為（behavior）、結(jié)構(gòu)（structure）和物理（physical）3級不同程度的設(shè)計，對應(yīng)有主要描述功能行為的“軟IP內(nèi)核(soft IP core)”、完成結(jié)構(gòu)描述的“固IP內(nèi)核(firm IP core)”和基于物理描述并經(jīng)過工藝驗證的“硬IP內(nèi)核(hard IP core)”3個層次。這相當于集成電路（器件或部件）的毛坯、半成品和成品的設(shè)計技術(shù)。

軟IP內(nèi)核通常是用某種HDL文本提交用戶，它已經(jīng)過行為級設(shè)計優(yōu)化和功能驗證，但其中不含有任何具體的物理信息。據(jù)此，用戶可以綜合出正確的門電路級網(wǎng)表，并可以進行后續(xù)結(jié)構(gòu)設(shè)計，具有最大的靈活性，可以很容易地借助于EDA綜合工具與其他外部邏輯電路結(jié)合成一體，根據(jù)各種不同的半導(dǎo)體工藝，設(shè)計成具有不同性能的器件?？梢陨唐坊能汭P內(nèi)核一般電路結(jié)構(gòu)總門數(shù)都在5000門以上。但是，如果后續(xù)設(shè)計不當，有可能導(dǎo)致整個結(jié)果失敗。軟IP內(nèi)核又稱作虛擬器件。

硬IP內(nèi)核是基于某種半導(dǎo)體工藝的物理設(shè)計，已有固定的拓撲布局和具體工藝，并已經(jīng)過工藝驗證，具有可保證的性能。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版圖和全套工藝文件，是可以拿來就用的全套技術(shù)。

固IP內(nèi)核的設(shè)計深度則是介于軟IP內(nèi)核和硬IP內(nèi)核之間，除了完成硬IP內(nèi)核所有的設(shè)計外，還完成了門電路級綜合和時序仿真等設(shè)計環(huán)節(jié)。一般以門電路級網(wǎng)表形式提交用戶使用。

TI，Philips和Atmel等廠商就是通過Intel授權(quán)，用其MCS51的IP內(nèi)核模塊結(jié)合自己的特長開發(fā)出有個性的與Intel MCS51兼容的單片機。

常用的IP內(nèi)核模塊有各種不同的CPU(32/64位CISC/RISC結(jié)構(gòu)的CPU或8/16位微控制器/單片機，如8051等)、32/64位DSP（如320C30）、DRAM、SRAM、EEPROM、Flashmemory、A/D、D/A、MPEG/JPEG、USB、PCI、標準接口、網(wǎng)絡(luò)單元、編譯器、編碼/解碼器和模擬器件模塊等。豐富的IP內(nèi)核模塊庫為快速地設(shè)計專用集成電路和單片系統(tǒng)以及盡快占領(lǐng)市場提供了基本保證。

5.軟件技術(shù)的進步，特別是嵌入式實時操作系統(tǒng)EOS(Embedded Operation System）的推出，為開發(fā)復(fù)雜嵌入式系統(tǒng)應(yīng)用軟件提供了底層支持和高效率開發(fā)平臺。EOS是一種功能強大、應(yīng)用廣泛的實時多任務(wù)系統(tǒng)軟件。它一般都具有操作系統(tǒng)所具有的各種系統(tǒng)資源管理功能，用戶可以通過應(yīng)用程序接口API調(diào)用函數(shù)形式來實現(xiàn)各種資源管理。用戶程序可以在EOS的基礎(chǔ)上開發(fā)并運行。它與通用系統(tǒng)機中的OS相比，主要有系統(tǒng)內(nèi)核短小精悍、開銷小、實時性強和可靠性高等特點。完善的EOS還提供各種設(shè)備的驅(qū)動程序。為了適應(yīng)網(wǎng)絡(luò)應(yīng)用和Internet應(yīng)用。還可以提供TCP/IP協(xié)議支持。目前流行的EOS有3Com公司的Palm OS、Microsoft公司的Windows CE和Windows NT Embedded4.0、日本東京大學(xué)的Tron和各種開放源代碼的嵌入式Linux以及國內(nèi)開發(fā)成功的凱思集團的Hopen OS和浙江大學(xué)的HBOS。

轉(zhuǎn)貼于 二、嵌入式系統(tǒng)設(shè)計方法的變化

過去擅長于軟件設(shè)計的編程人員一般對硬件電路設(shè)計“敬而遠之”，硬件設(shè)計和軟件設(shè)計被認為是性質(zhì)完全不同的技術(shù)。

隨著電子信息技術(shù)的發(fā)展，電子工程出身的設(shè)計人員，往往還逐步涉足軟件編程。其主要形式是通過微控制器（國內(nèi)習(xí)慣稱作單片機）的應(yīng)用，學(xué)會相應(yīng)的匯編語言編程。在設(shè)計規(guī)模更大的集散控制系統(tǒng)時，必然要用到已普及的PC機，以其為上端機，從而進一步學(xué)習(xí)使用Quick BASIC，C，C++，VC和VB等高級語言編程作系統(tǒng)程序，設(shè)計系統(tǒng)界面，通過與單片機控制的前端機進行多機通信構(gòu)成集中分布控制系統(tǒng)。

軟件編程出身的設(shè)計人員則很少有興趣去學(xué)習(xí)應(yīng)用電路設(shè)計。但是，隨著計算機技術(shù)的飛速發(fā)展，特別是硬件描述語言HDL的發(fā)明，系統(tǒng)硬件設(shè)計方法發(fā)生了變化，數(shù)字系統(tǒng)的硬件組成及其行為完全可以用HDL來描述和仿真。在這種情況下，設(shè)計硬件電路不再是硬件設(shè)計工程師的專利，擅長軟件編程的設(shè)計人員可以借助于HDL工具來描述硬件電路的行為、功能、結(jié)構(gòu)、數(shù)據(jù)流、信號連接關(guān)系和定時關(guān)系，設(shè)計出滿足各種要求的硬件系統(tǒng)。

EDA工具允許有兩種設(shè)計輸入工具，分別適應(yīng)硬件電路設(shè)計人員和軟件編程人員兩種不同背景的需要。讓具有硬件背景的設(shè)計人員用已習(xí)慣的原理圖輸入方式，而讓具有軟件背景的設(shè)計人員用硬件描述語言輸入方式。由于用HDL描述進行輸入，因而與系統(tǒng)行為描述更接近，且更便于綜合、時域傳遞和修改，還能建立獨立于工藝的設(shè)計文件，所以，擅長軟件編程的人一旦掌握了HDL和一些必要的硬件知識，往往可以比習(xí)慣于傳統(tǒng)設(shè)計的工程師設(shè)計出更好的硬件電路和系統(tǒng)。所以，習(xí)慣于傳統(tǒng)設(shè)計的工程師應(yīng)該學(xué)會用HDL來描述和編程。

三、嵌入式系統(tǒng)設(shè)計的3個層次

嵌入式系統(tǒng)設(shè)計有3個不同層次。

1.第1層次：以PCB CAD軟件和ICE為主要工具的設(shè)計方法。

這是過去直至現(xiàn)在我國單片機應(yīng)用系統(tǒng)設(shè)計人員一直沿用的方法，其步驟是先抽象后具體。

抽象設(shè)計主要是根據(jù)嵌入式應(yīng)用系統(tǒng)要實現(xiàn)的功能要求，對系統(tǒng)功能細化，分成若干功能模塊，畫出系統(tǒng)功能框圖，再對功能模塊進行硬件和軟件功能實現(xiàn)的分配。

具體設(shè)計包括硬件設(shè)計和軟件設(shè)計。硬件設(shè)計主要是根據(jù)性能參數(shù)要求對各功能模塊所需要使用的元器件進行選擇和組合，其選擇的基本原則就是市場上可以購買到的性價比最高的通用元器件。必要時，須分別對各個沒有把握的部分進行搭試、功能檢驗和性能測試，從模塊到系統(tǒng)找到相對優(yōu)化的方案，畫出電路原理圖。硬件設(shè)計的關(guān)鍵一步就是利用印制板(PCB)計算機輔助設(shè)計(CAD)軟件對系統(tǒng)的元器件進行布局和布線，接著是印制板加工、裝配和硬件調(diào)試。

工作量最大的部分是軟件設(shè)計。軟件設(shè)計貫穿整個系統(tǒng)的設(shè)計過程，主要包括任務(wù)分析、資源分配、模塊劃分、流程設(shè)計和細化、編碼調(diào)試等。軟件設(shè)計的工作量主要集中在程序調(diào)試，所以軟件調(diào)試工具就是關(guān)鍵。最常用和最有效的工具是在線仿真器(ICE)。

2.第2層次：以EDA工具軟件和EOS為開發(fā)平臺的設(shè)計方法。

隨著微電子工藝技術(shù)的發(fā)展，各種通用的可編程半定制邏輯器件應(yīng)運而生。在硬件設(shè)計時，設(shè)計師可以利用這些半定制器件，逐步把原先要通過印制板線路互連的若干標準邏輯器件自制成專用集成電路(ASIC)使用，這樣，就把印制板布局和布線的復(fù)雜性轉(zhuǎn)換成半定制器件內(nèi)配置的復(fù)雜性。然而，半定制器件的設(shè)計并不需要設(shè)計人員有半導(dǎo)體工藝和片內(nèi)集成電路布局和布線的知識和經(jīng)驗。隨著半定制器件的規(guī)模越來越大，可集成的器件越來越多，使印制板上互連器件的線路、裝配和調(diào)試費用越來越少，不僅大大減少了印制板的面積和接插件的數(shù)量，降低了系統(tǒng)綜合成本，增加了可編程應(yīng)用的靈活性，更重要的是降低了系統(tǒng)功耗，提高了系統(tǒng)工作速度，大大提高了系統(tǒng)的可靠性和安全性。

這樣，硬件設(shè)計人員從過去選擇和使用標準通用集成電路器件，逐步轉(zhuǎn)向自己設(shè)計和制作部分專用的集成電路器件，而這些技術(shù)是由各種EDA工具軟件提供支持的。

半定制邏輯器件經(jīng)歷了可編程邏輯陣列PLA、可編程陣列邏輯PAL、通用陣列邏輯GAL、復(fù)雜可編程邏輯器件CPLD和現(xiàn)場可編程門陣列FPGA的發(fā)展過程。其趨勢是集成度和速度不斷提高，功能不斷增強，結(jié)構(gòu)趨于更合理，使用變得更靈活和方便。

設(shè)計人員可以利用各種EDA工具和標準的CPLD和FPGA等，設(shè)計和自制用戶專用的大規(guī)模集成電路。然后再通過自下而上的設(shè)計方法，把用半定制器件設(shè)計自制的集成電路、可編程外圍器件、所選擇的ASIC與嵌入式微處理器或微控制器在印制板上布局、布線構(gòu)成系統(tǒng)。

3.第3層次：以IP內(nèi)核庫為設(shè)計基礎(chǔ)，用軟硬件協(xié)同設(shè)計技術(shù)的設(shè)計方法。

20世紀90年代后，進一步開始了從“集成電路”級設(shè)計不斷轉(zhuǎn)向“集成系統(tǒng)”級設(shè)計。目前已進入單片系統(tǒng)SOC（System on a chip）設(shè)計階段，并開始進入實用階段。這種設(shè)計方法不是把系統(tǒng)所需要用到的所有集成電路簡單地二次集成到1個芯片上，如果這樣實現(xiàn)單片系統(tǒng)，是不可能達到單片系統(tǒng)所要求的高密度、高速度、高性能、小體積、低電壓、低功耗等指標的，特別是低功耗要求。單片系統(tǒng)設(shè)計要從整個系統(tǒng)性能要求出發(fā)，把微處理器、模型算法、芯片結(jié)構(gòu)、外圍器件各層次電路直至器件的設(shè)計緊密結(jié)合起來，并通過建立在全新理念上的系統(tǒng)軟件和硬件的協(xié)同設(shè)計，在單個芯片上完成整個系統(tǒng)的功能。有時也可能把系統(tǒng)做在幾個芯片上。因為，實際上并不是所有的系統(tǒng)都能在一個芯片上實現(xiàn)的；還可能因為實現(xiàn)某種單片系統(tǒng)的工藝成本太高，以至于失去商業(yè)價值。目前，進入實用的單片系統(tǒng)還屬簡單的單片系統(tǒng)，如智能IC卡等。但幾個著名的半導(dǎo)體廠商正在緊鑼密鼓地研制和開發(fā)像單片PC這樣的復(fù)雜單片系統(tǒng)。

單片系統(tǒng)的設(shè)計如果從零開始，這既不現(xiàn)實也無必要。因為除了設(shè)計不成熟、未經(jīng)過時間考驗，其系統(tǒng)性能和質(zhì)量得不到保證外，還會因為設(shè)計周期太長而失去商業(yè)價值。

為了加快單片系統(tǒng)設(shè)計周期和提高系統(tǒng)的可靠性，目前最有效的一個途徑就是通過授權(quán)，使用成熟優(yōu)化的IP內(nèi)核模塊來進行設(shè)計集成和二次開發(fā)，利用膠粘邏輯技術(shù)GLT（Glue Logic Technology），把這些IP內(nèi)核模塊嵌入到SOC中。IP內(nèi)核模塊是單片系統(tǒng)設(shè)計的基礎(chǔ)，究竟購買哪一級IP內(nèi)核模塊，要根據(jù)現(xiàn)有基礎(chǔ)、時間、資金和其他條件權(quán)衡確定。購買硬IP內(nèi)核模塊風(fēng)險最小，但付出最大，這是必然的。但總的來說，通過購買IP內(nèi)核模塊不僅可以降低開發(fā)風(fēng)險，還能節(jié)省開發(fā)費用，因為一般購買IP內(nèi)核模塊的費用要低于自己單獨設(shè)計和驗證的費用。當然，并不是所需要的IP內(nèi)核模塊都可以從市場上買得到。為了壟斷市場，有一些公司開發(fā)出來的關(guān)鍵IP內(nèi)核模塊（至少暫時）是不愿意授權(quán)轉(zhuǎn)讓使用的。像這樣的IP內(nèi)核模塊就不得不自己組織力量來開發(fā)。

這3個層次各有各的應(yīng)用范圍。從應(yīng)用開發(fā)角度看，在相當長的一段時間內(nèi)，都是采用前2種方法。第3層次設(shè)計方法對一般具體應(yīng)用人員來說，只能用來設(shè)計簡單的單片系統(tǒng)。而復(fù)雜的單片系統(tǒng)則是某些大的半導(dǎo)體廠商才能設(shè)計和實現(xiàn)的，并且用這種方法實現(xiàn)的單片系統(tǒng)，只可能是那些廣泛使用、具有一定規(guī)模的應(yīng)用系統(tǒng)才值得投入研制。還有些應(yīng)用系統(tǒng)，因為技術(shù)問題或商業(yè)價值問題并不適宜用單片實現(xiàn)。當它們以商品形式推出相應(yīng)單片系統(tǒng)后，應(yīng)用人員只要會選用即可。所以，3個層次的設(shè)計方法會并存，并不會簡單地用后者取代前者。 初級應(yīng)用設(shè)計人員會以第1種方法為主；富有經(jīng)驗的設(shè)計人員會以第2種方法為主；很專業(yè)的設(shè)計人員會用第3種方法進行簡單單片系統(tǒng)的設(shè)計和應(yīng)用。但所有的設(shè)計人員都可以應(yīng)用半導(dǎo)體大廠商推出的用第3種方法設(shè)計的專用單片系統(tǒng)。

結(jié)束語

專用集成電路設(shè)計方法范文第4篇

關(guān)鍵詞:電源抑制比;低壓差線性穩(wěn)壓器;電壓增益;頻率補償

Design of A Low-dropout Regulator with High PSRR

YUAN Xiao-bo1,XU Dong-ming1,2,XIE Qing-sheng2

(1. Department of Information and Communication Engineering,Xi’an institute

of post and telecommunication,Xi’an710061,China;

2.Xi’an Supermicro Electronics Co.,LTD,Xi’an 710061,China)

Abstract:Power supply rejection ratio(PSRR)is one of the most important performance indexes in power management circuit, which reflects the sensitivity of the circuit to the power noise. To restrain the influence of the noise of the circuit, a high PSRR is needed. A low-dropout regulator with high PSRR is presented in this paper.

Key words: PSRR; LDO regulators; voltage gain; frequency compensation

1引言

隨著電子產(chǎn)品的不斷發(fā)展,電源管理解決方案不斷追求高效率、小面積、低成本。而LDO(Low Drop out)線性穩(wěn)壓器由于具有結(jié)構(gòu)簡單、成本低廉、低噪聲、低功耗及較小的封裝尺寸等突出特點,已廣泛應(yīng)用于各種移動電子系統(tǒng)中,如筆記本計算機、蜂窩電話、尋呼機、PDA等。它能夠大大地降低輸出晶體管的飽和電壓,使得輸入電壓可以非常接近輸出電壓,從而降低了功率消耗,延長了電池壽命。

本文對典型LDO電路的PSRR進行了分析,并在此基礎(chǔ)上設(shè)計了一種具有高增益和高PSRR的LDO電路,并采用miller補償技術(shù)使電路具有高的穩(wěn)定性和瞬態(tài)響應(yīng)[1]。

2傳統(tǒng)LDO電源抑制比分析

如圖1是簡單的LDO模型。本文將先對這個模型進行分析,然后在此基礎(chǔ)上進行設(shè)計。首先對公式中出現(xiàn)的參數(shù)進行介紹:Av是LDO的開環(huán)增益,β是反饋系數(shù),Zo是輸出到地的等效電阻,Zo-reg是反饋環(huán)路的輸出電阻, Ro-passs是Mp的輸出阻抗。由圖1可以得到:

根據(jù)《CMOS模擬集成電路設(shè)計》中所提出PSRR的計算方法,如圖2所示的簡單等效模型,PSRR[2]可以寫為:

由式(3),對以下情況分析:

DC及低頻時的PSRR:在低頻時環(huán)路增益很大,因此可以不必考慮Zo,可以得到式(4):

中頻時的PSRR:從誤差放大器主極點開始到LDO環(huán)路增益下降到1(即到單位增益頻率)這段中頻范圍內(nèi),可由Av-ac(Av-ac是電路的交流小信號增益)代替Av:

由式(5)可以看出PSRR會在第一個極點開始下降并且會一直下降,直到單位增益頻率(UGF)。原因在于環(huán)路輸出電阻隨頻率的增大而減小。

高頻時的PSRR:ZCo在高頻時開始小于RL,PSRR可寫為式(6):

當頻率更高時:ZCo可認為AC短路及Co很小,可以得到式(7):

從上面的典型LDO分壓模型來描述LDO的PSRR,可以知道LDO環(huán)路響應(yīng)主極點后PSRR開始下降,隨后PSRR由環(huán)路增益、單位增益頻率、輸出極點以及寄生電阻(ESR)零點決定。PSRR的帶寬是以犧牲直流PSRR為代價的,但可以通過采用兩級放大器以得到高增益和理想的帶寬。下面將對實際電路增益的頻率響應(yīng)進行分析,以達到高的PSRR和帶寬。

3改進型LDO電路設(shè)計

誤差放大器設(shè)計的難點是頻率補償。一般的誤差放大器都是多極點結(jié)構(gòu),為了使系統(tǒng)穩(wěn)定,并提供快速的環(huán)路響應(yīng),必須對電路進行頻率補償。傳統(tǒng)的LDO設(shè)計是通過用外接電容的串聯(lián)電阻引入一個零點,來抵消一個極點的辦法來達到環(huán)路穩(wěn)定[3]的。但是傳統(tǒng)的LDO頻率補償有以下幾個缺點:首先,由于主極點值與負載電阻成正比,所以輸出電流的變化會改變環(huán)路帶寬;其次,輸出電容的寄生電阻容易受溫度等的影響,使得零點與極點的抵消失效,所以穩(wěn)定性變差[4]。

針對這些缺點,本文提出了一種動態(tài)Miller頻率補償結(jié)構(gòu),圖3是其電路結(jié)構(gòu)圖。Vfb 是反饋信號,Vref 來自帶隙基準,第1級用為誤差放大器;第2級也是一個放大器,增加電路環(huán)路增益,使電路能驅(qū)動阻值低的負載;采用PMOS 晶體管Mp作為調(diào)整管是輸出級,來提供足夠低的輸入輸出壓差;輸出直接反饋到誤差放大器輸入端。

其中電流采樣電路是由Mp、Mps、M1、M2組成的,設(shè)計時M1的偏置電流很小而M2的W/L很大,使得M1和M2都工作在亞閾值區(qū)附近,因而VSG_M1≈VSG_M2≈VTH,采樣管M2的漏端電壓等于輸出電壓Vout。因此Mps和Mp的源漏柵電壓均相等,所以此采樣電路有很高的采樣精度。

在圖3中,晶體管M8工作在線性區(qū),可以看成一個阻值隨負載電流變化的線性電阻。假設(shè)其等效電阻為rM8,則rM8、Rc和Cc可以在誤差放大器的開環(huán)傳遞函數(shù)中產(chǎn)生一個隨負載變化的零點,這個零點可以用來抵消同樣隨負載變化的輸出極點。而Miller電容C的極點分裂作用可以將主極點移到第1級的輸出上,并把一個附加極點推向高頻。Cc和CM是補償電容,在這里附加電阻Rc是因為單獨的rM8不能提供足夠大的電阻來補償和抵消輸出極點。

忽略電路中的次要寄生參數(shù),從上面的LDO簡化電路圖可以得出總的電壓增益以及每一級的電壓增益,如式(8)、(9)、(10)、(11)。Av是電路的總增益,三級放大器的增益分別用A1、A2、A3表示,它們的跨導(dǎo)則分別用gma、gmd、gmp表示,前兩級的輸出電阻為Roa和Rod。

隨著負載電流的增大電路增益降低。

需要說明的是,此電路設(shè)計中輸出外接電容Co和等效串聯(lián)電阻較小,在此基礎(chǔ)上分析電路可得到以下結(jié)果,有三個極點以及兩個零點:

通過對電路的仔細設(shè)計,把P3推向高頻;用rM8,Rc和Cc在誤差放大器的開環(huán)傳遞函數(shù)中產(chǎn)生一個隨負載變化的零點Z2,Z2可以用來抵消同樣隨負載變化的輸出極點P2。這樣可以得到一個穩(wěn)定的環(huán)路響應(yīng)。仿真波形如圖4,在負載為10 mA和100 mA時相位裕度[5]都為55°左右,帶寬大于100 kHz。

通過對LDO的增益的頻率響應(yīng)和PSRR分析,可以得到以下結(jié)論:本文采用的三級運放能夠得到高的增益的同時又保證了足夠的相位裕度,因此可以達到較高的PSRR,PSRR和增益的關(guān)系由下圖5可以看出:在低頻時可以達到90 dB的PSRR,和環(huán)路DC增益相當(電路中輸出直接反饋到輸入端,也就是說反饋系數(shù)β為1,這樣又提高到電路的低頻PSRR),當?shù)経GF時PSRR為最低,隨后有稍許好轉(zhuǎn)。

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當LDO為數(shù)字電路供電時,由于數(shù)字電路工作狀態(tài)不斷發(fā)生變化,導(dǎo)致LDO負載電流的變化。LDO 的輸出電壓也會產(chǎn)生瞬時的跳變上沖(或下沖) ,也就是產(chǎn)生超調(diào)現(xiàn)象。這是由于負載的跳變,這里就引入了負載調(diào)整量的問題。本文所提出的電路因為有較好的頻率響應(yīng),以及附加了額外的電路來增大調(diào)整管的充放電電流(這部分電路未在電路圖中給出),使得電路能夠這里不做詳細的討論,只給出仿真結(jié)果。

圖6是在1 ns時負載電流Iout=100 mA ~ 1 mA電路的瞬態(tài)響應(yīng),可以看到輸出電壓僅有25 mV的跳變并且沒有振鈴現(xiàn)象。圖7是在1 ns時負載電流Iout=1 mA ~ 100 mA電路的瞬態(tài)響應(yīng),輸出電壓的跳變也僅有35 mV。

4結(jié)論

本文以設(shè)計輸出電流為100 mA的高穩(wěn)定、高電源抑制比線性穩(wěn)壓器LDO為目標,采用了三級放大器結(jié)構(gòu)來增大環(huán)路增益,利用工作在線性區(qū)的MOS管具有的壓控電阻特性,構(gòu)造零點跟蹤電路以

(下轉(zhuǎn)第87頁)

抵消隨輸出電流變化的極點,并采用了改進型的Miller補償方案使電路系統(tǒng)具有55°的相位裕度。通過對LDO的PSRR分析,在此基礎(chǔ)上實現(xiàn)了較高的PSRR和較好的帶寬。

參考文獻

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作者簡介

袁曉波,碩士研究生,研究方向:通信專用集成電路與系統(tǒng)設(shè)計;

徐東明,教授,碩士生導(dǎo)師,主要從事集成電路設(shè)計與研究;

專用集成電路設(shè)計方法范文第5篇

通信系統(tǒng)的信號傳輸質(zhì)量與信道的性能密切相關(guān)，與光纖等有線信道相比，無線信道處于開放的電磁環(huán)境中，更容易受到衰落、干擾、噪聲等多種因素的影響。而DSRC通信信道除了具有一般無線信道的特征外，還存在快速移動等特有情況。典型的DSRC通信有路車通信(R2V)和車車通信(V2V)兩種方式。R2V是指車輛和路邊設(shè)備進行通信，屬于移動設(shè)備和固定設(shè)備的通信過程。V2V是指車輛和車輛之間進行通信，屬于移動設(shè)備之間的通信。充分掌握DSRC系統(tǒng)無線信道的特征，可以為提出改善系統(tǒng)通信質(zhì)量的技術(shù)方案提供參考，從而保證R2V和V2V通信的可靠性。

1.1仿真測試平臺結(jié)構(gòu)

基于AgilentN5106A基帶信號發(fā)生器與信道仿真器搭建的面向DSRC通信信道的仿真測試系統(tǒng)如圖2所示。N5106A具有120MHz的調(diào)制帶寬，能夠模擬各種通信信道。本儀器配備了8路實時衰落仿真器，支持的信道衰落類型包括Rayleigh、PureDoppler、Rician、Suzuki等，多普勒功率譜頻譜形狀有classical3db，classical6db，flat，rounded，jakeclassical和jakerounded。由圖2可見，該系統(tǒng)還包括了一臺矢量信號發(fā)生器E4438C和一臺信號分析儀N9020A，E4438C和N5106A之間的控制信號通過LAN口連接，數(shù)據(jù)信號通過數(shù)據(jù)總線（DigitalBus）傳輸。 測試系統(tǒng)如圖2所示。首先使用Agilent的N7617BSignalStudio軟件生成符合IEEE802.11p協(xié)議的理想基帶信號數(shù)據(jù)文件，該數(shù)據(jù)文件經(jīng)過N5106A產(chǎn)生基帶信號，并通過信道模擬器得到包含信道特性的基帶信號。N5106A產(chǎn)生的信號通過DigitalBus輸入信號發(fā)生器E4438C，由該儀器將基帶信號調(diào)制到5.9GHz的載波上，經(jīng)過射頻輸出端輸出到信號分析儀N9020A進行分析。

1.2仿真測試實例

DSRC系統(tǒng)信道模型如表2所示。圖3至圖6給出了不同信道條件下信號的測試結(jié)果。其中，圖3為信號通過白噪聲信道后產(chǎn)生的星座圖，其中EVM（誤差向量幅度）為-27.62dB，CPE（同相位誤差）為0.903%rms。由于車車通信，可能存在直射路徑，因此圖4給出了信號經(jīng)過信道3模型，即在單徑萊斯分布的作用下，多普勒頻移為1345Hz，路徑損耗為-14.2dB，K因子為5.7時的測試結(jié)果，結(jié)果表明，此時EVM上升為-3.047dB，CPE上升為6.938%rms，說明在該種信道作用下，信號的接收質(zhì)量顯著下降。圖5給出了信號經(jīng)過信道7模型，即在單徑瑞利衰落，多普勒頻移為1522Hz，路徑損耗為-27.9dB時的測試結(jié)果，此時，EVM為-16.791dB，CPE為5.542%rms。圖6給出了信號經(jīng)過信道11模型，即信號在單徑瑞利衰落，多普勒頻移為1562Hz，路徑損耗為-27.9dB時的測試結(jié)果，圖中EVM為-16.065dB，CPE為1.455%rms。比較圖5和圖6，說明了在類似的信道作用下，信號接收質(zhì)量存在一定的隨機性。另外，這兩條路徑的延時分別為400ns和700ns，在幀結(jié)構(gòu)的保護時隙范圍之內(nèi)，因此可以通過均衡消除延時的影響。

2小結(jié)