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一電路設(shè)計(jì)與實(shí)現(xiàn)

國(guó)內(nèi)已有的研究文獻(xiàn)，只是對(duì)仲裁器PUF進(jìn)行了改進(jìn)，但并沒(méi)有提高仲裁器PUF在不同芯片中的差異性以及系統(tǒng)的穩(wěn)定性，也未對(duì)具體的應(yīng)用進(jìn)行描述。對(duì)此，本文設(shè)計(jì)了由多路仲裁器PUF電路、多數(shù)表決器和運(yùn)算門(mén)陣列三部分組成的防克隆電路，用以解決上述問(wèn)題。

1多路仲裁器PUF電路設(shè)計(jì)

仲裁器使用D觸發(fā)器，D觸發(fā)器不易進(jìn)入亞穩(wěn)態(tài)。即使信號(hào)傳輸?shù)难訒r(shí)差小于D觸發(fā)器建立時(shí)間，它的輸出也是一個(gè)穩(wěn)定的狀態(tài)，不是‘1’就是‘0’。但根據(jù)以往研究者的資料和實(shí)際實(shí)驗(yàn)測(cè)試，使用了D觸發(fā)器的仲裁器PUF存在以下的問(wèn)題:相同電路在不同芯片間的傳輸延時(shí)差異性減小，張俊欽等人測(cè)得該差異產(chǎn)生的概率約為11.2%;針對(duì)此問(wèn)題，文中共設(shè)計(jì)了8支仲裁器PUF電路。每支仲裁器PUF由128個(gè)開(kāi)關(guān)單元組成，結(jié)構(gòu)完全一致，但選擇位F(0．．．127)不同。左半部分為8支仲裁器PUF，右半部分為其中一支仲裁器PUF的局部放大圖。F［0］～F［10］為一部分選擇位，“信號(hào)輸入”代表仲裁器PUF的輸入端，“信號(hào)輸出”代表仲裁器PUF的輸出端。每一支仲裁器PUF電路都通過(guò)運(yùn)算門(mén)陣列與被保護(hù)電路的輸出進(jìn)行運(yùn)算。因此，只要有一支電路的延時(shí)差發(fā)生差異，最終的輸出都會(huì)發(fā)生變化。而最終的輸出發(fā)生變化的概率，即8支電路中至少有一支在不同芯片中產(chǎn)生延時(shí)差異的概率為1－1－0．()1128=61.34%。理論上，PUF的數(shù)量越多，上述的概率就越高，但考慮到FPGA資源有限，過(guò)多的PUF電路會(huì)占用過(guò)多的空間，因此只設(shè)計(jì)了8支電路，而此概率已遠(yuǎn)遠(yuǎn)高于D.Lim等人得到的23%的概率。在設(shè)計(jì)中，通過(guò)分析不同的選擇位對(duì)應(yīng)的響應(yīng)，確定每支PUF電路的選擇位，使得輸出結(jié)果中，各有4支電路的輸出為‘1’和‘0’，保持了‘1’和‘0’的均衡性，從而加大敵方破解的難度。經(jīng)過(guò)實(shí)驗(yàn)，使用8支電路達(dá)到了預(yù)期的效果。此外，仲裁器PUF的輸出取決于上下兩條線(xiàn)路的延時(shí)差，而電路的布局布線(xiàn)對(duì)延時(shí)有很大的影響。每次進(jìn)行重新編譯時(shí)，布局布線(xiàn)都有可能發(fā)生改變，導(dǎo)致延時(shí)差發(fā)生變化，從而引起輸出的改變。同時(shí)，即使在同一塊芯片中，也可能存在著工藝不均勻的情況，所以仲裁器PUF布局在不同的位置，就可能會(huì)產(chǎn)生不同的輸出。考慮到這點(diǎn)，在實(shí)際操作中，本文使用了Altera公司QuartusII的高級(jí)功能邏輯鎖(LogicLock)，將設(shè)計(jì)好的仲裁器PUF電路鎖定在了芯片的固定區(qū)域內(nèi)，減小了布局布線(xiàn)及芯片不均勻產(chǎn)生的影響，同時(shí)給被保護(hù)電路的設(shè)計(jì)留出了足夠的芯片資源，使得兩者不會(huì)產(chǎn)生干擾，還有利于團(tuán)隊(duì)的分工和協(xié)作，提高效率。

2多數(shù)表決器為保證系統(tǒng)穩(wěn)定

要求仲裁器PUF在同一芯片中對(duì)同一激勵(lì)的響應(yīng)保持恒定。在實(shí)際應(yīng)用中，氣溫變化與電壓不穩(wěn)是電子設(shè)備面臨的兩個(gè)最大難題，仲裁器PUF也不能例外。盡管D.Lim等人測(cè)得仲裁器PUF在同一芯片中對(duì)同一激勵(lì)的響應(yīng)發(fā)生變化的概率只有0.7%，但該數(shù)據(jù)是在溫度范圍為40～70℃，電壓變化幅度為±2%的情況下測(cè)得的。若電子設(shè)備要求必須能在極端環(huán)境下正常工作，上述測(cè)試環(huán)境下的數(shù)據(jù)顯然不能滿(mǎn)足要求。因此必須進(jìn)行電路設(shè)計(jì)，保證輸出的穩(wěn)定性。借鑒文獻(xiàn)提到的方法，對(duì)每一支仲裁器PUF在同一激勵(lì)下的多次響應(yīng)進(jìn)行寄存，然后對(duì)寄存的響應(yīng)進(jìn)行多數(shù)表決。由此可以有效避免因外部環(huán)境變化而對(duì)輸出產(chǎn)生的影響。其中多數(shù)表決器由VHDL寫(xiě)成，并生成符號(hào)(symbol)，與仲裁器PUF在原理圖環(huán)境中進(jìn)行編譯，

3運(yùn)算門(mén)陣列運(yùn)算門(mén)陣列是防克隆的重要部分

由與門(mén)、或門(mén)組成，每個(gè)邏輯門(mén)都連接著一根仲裁器PUF的輸出線(xiàn)與一根被保護(hù)電路的輸出線(xiàn)。若邏輯門(mén)連接的仲裁器PUF的輸出為‘1’，則該邏輯門(mén)為“與門(mén)”;若仲裁器PUF的輸出為‘0’，則該邏輯門(mén)為“或門(mén)”

二實(shí)驗(yàn)結(jié)果與分析

將上述設(shè)計(jì)方案在AlteraCycloneII系列EP2C8Q208C8N上進(jìn)行了驗(yàn)證，開(kāi)發(fā)軟件為Quar-tusII，開(kāi)發(fā)語(yǔ)言為VHDL，被保護(hù)電路取為經(jīng)典的DDS正弦信號(hào)發(fā)生器電路，該DDS正弦信號(hào)發(fā)生器為10bit輸出。DDS的輸出與仲裁器PUF的輸出經(jīng)過(guò)“運(yùn)算門(mén)陣列”的運(yùn)算之后，使用Quartus的嵌入式邏輯分析儀SignalTapII，觀察輸出波形。經(jīng)過(guò)實(shí)驗(yàn)，分析儀SignalTapII，觀察輸出波形。經(jīng)過(guò)實(shí)驗(yàn)，得到更換FPGA前后的輸出結(jié)果。圖10中，上面的波形為正常的DDS正弦波，下面的為更換了同型號(hào)的另一塊FPGA之后的輸出波形。通過(guò)比較可以發(fā)現(xiàn)，更換芯片之前正弦波輸出正常;而更換之后，由于制造工藝的差異，仲裁器PUF的輸出產(chǎn)生了變化，導(dǎo)致經(jīng)過(guò)運(yùn)算門(mén)陣列運(yùn)算之后，原本正常的正弦波輸出發(fā)生了改變。結(jié)果證明，所設(shè)計(jì)的防克隆電路具有實(shí)用性和有效性，可以在保護(hù)武器裝備安全方面發(fā)揮一定作用。

三結(jié)論

針對(duì)電子設(shè)備中SRAMFPGA防克隆問(wèn)題，設(shè)計(jì)了多路仲裁器PUF電路、移位寄存器和運(yùn)算門(mén)陣列，提高了輸出ID的穩(wěn)定性。并在FPGA開(kāi)發(fā)平臺(tái)上進(jìn)行了防克隆功能的驗(yàn)證。然而，僅僅只有仲裁器PUF還不足以為電子設(shè)備安全提供足夠的保護(hù)。在之后的研究中，作者將考慮將不同結(jié)構(gòu)的PUF電路聯(lián)合起來(lái)使用，并不斷改進(jìn)以探索新型的PUF結(jié)構(gòu)，研究的重點(diǎn)將放在提高PUF輸出的穩(wěn)定性，以及不同芯片間的差異性上。

作者：丁浩王建業(yè)呂方旭單位：空軍工程大學(xué)