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靜態(tài)資源優(yōu)化方案范文第1篇

基于對互聯(lián)網(wǎng)需求的深入挖掘和分析，網(wǎng)宿科技在2010年5月正式對外宣布推出自主研發(fā)的DAA動態(tài)應(yīng)用加速技術(shù)，成為國內(nèi)唯一一家可以提供動態(tài)應(yīng)用加速的服務(wù)提供商。據(jù)了解，該技術(shù)可以在傳輸?shù)母鱾€環(huán)節(jié)，如協(xié)議、路由、應(yīng)用等多個方面進行優(yōu)化，在網(wǎng)絡(luò)波動時，傳輸效率提升180%以上。

網(wǎng)宿全站加速解決方案（WSA- Whole Site Accelerator）對含有動態(tài)內(nèi)容的互聯(lián)網(wǎng)網(wǎng)站具有明顯的加速效果，滿足網(wǎng)絡(luò)訪問速度及穩(wěn)定性、安全性等多種需求，能為客戶構(gòu)建高效服務(wù)網(wǎng)站。

此方案創(chuàng)新性地提出了“全站加速”的概念，打破了以往行業(yè)內(nèi)單項加速技術(shù)的局面。融合了網(wǎng)宿D(zhuǎn)AA（應(yīng)用動態(tài)加速）、靜態(tài)網(wǎng)頁加速、源站服務(wù)、日志分析、網(wǎng)站質(zhì)量評測報告、Myview客戶服務(wù)系統(tǒng)和安全防護等多項產(chǎn)品和技術(shù)，對客戶網(wǎng)站進行整體加速與實時優(yōu)化，避開網(wǎng)絡(luò)擁塞，顯著加快訪問速度，提高業(yè)務(wù)成功率，為客戶帶來最大化利潤。同時，WSA可以幫助客戶構(gòu)建極高的安全性和穩(wěn)定性網(wǎng)站。

網(wǎng)宿WSA全站加速解決方案具有以下優(yōu)勢：

加快用戶訪問速度，提高訪問成功率：WSA加速后，響應(yīng)時間縮短為不到原來的1/3，加速效果明顯。

使用方便：無需域名動靜分離，簡化網(wǎng)站服務(wù)操作，使用簡單。

適用性更強：可根據(jù)網(wǎng)站網(wǎng)絡(luò)需求調(diào)整網(wǎng)絡(luò)部署，同時可根據(jù)網(wǎng)站業(yè)務(wù)特點和行業(yè)特征調(diào)整方案部署。

合理分配流量，輕松應(yīng)對突發(fā)訪問：動靜態(tài)內(nèi)容混合加速，圖片、網(wǎng)頁和下載的文件緩存在節(jié)點處，可直接提供給用戶；動態(tài)連接通過DAA加速，傳輸至源站處理；減輕服務(wù)器壓力，使網(wǎng)絡(luò)流量合理傳輸。

多方位網(wǎng)絡(luò)安全保障：它部署了分布式、多層次的CDN安全體系。

網(wǎng)宿WSA采用了專用平臺、專用服務(wù)網(wǎng)絡(luò)、專用設(shè)備和專用服務(wù)團隊，對網(wǎng)站進行深入分析并提供定制化服務(wù)。在內(nèi)容傳輸方面，網(wǎng)宿科技與各運營商緊密合作，在各大運營商內(nèi)均部署了眾多WSA應(yīng)用節(jié)點，對客戶網(wǎng)站的動態(tài)、靜態(tài)內(nèi)容進行混合加速，可有效減少網(wǎng)絡(luò)傳輸中間環(huán)節(jié)對最終訪問質(zhì)量的影響。

靜態(tài)資源優(yōu)化方案范文第2篇

本文在Globus分層模型設(shè)計思想的基礎(chǔ)上提出一種優(yōu)化的網(wǎng)格資源管理模型HRMM(HierarchicalResourceManagementModel)，并給出了相應(yīng)的資源管理算法。為了提高效率，在HRMM的主要模塊中運用了GlobusToolkit2．4提供的數(shù)據(jù)結(jié)構(gòu)和接口。

1HRMM的總體結(jié)構(gòu)

HRMM的設(shè)計思想是：動態(tài)接收來自用戶的作業(yè)請求，并為該作業(yè)分配符合條件的計算資源，同時提供整個計算過程中有關(guān)資源信息的在線反饋，接受用戶的在線控制。HRMM的體系結(jié)構(gòu)如圖1所示，將計算網(wǎng)格的資源管理任務(wù)分為四個層次：作業(yè)并行分析、全局資源分配、局部資源分配和本地資源管理。

由圖1可見，用戶經(jīng)過GUI(圖形用戶界面)向HRMM提交作業(yè)請求，作業(yè)并行分析器接收用戶的作業(yè)請求，再按最大并行度將作業(yè)中的任務(wù)劃分為若干任務(wù)組，提交給全局資源分配器。對多任務(wù)組中的每個任務(wù)，全局資源分配器在靜態(tài)資源庫中一次搜索多個滿足該需求的集群，組成候選集群組提交給局部資源分配器。局部資源分配器在動態(tài)資源庫中讀取候選集群組中每個集群的有關(guān)信息，并將相應(yīng)任務(wù)分配給最符合條件的集群。然后，該集群應(yīng)用本地資源管理器執(zhí)行任務(wù)。在整體上，本地資源管理器每隔一定時間向靜態(tài)資源庫發(fā)送靜態(tài)資源更新信息。另外，局部資源分配器讀取動態(tài)資源庫前，動態(tài)資源庫會從本地資源管理器讀取更新信息。

在這個分層模型中，一方面，用戶提交的作業(yè)能夠以最大的并行度執(zhí)行，從而高效體現(xiàn)了并行計算的思想；另一方面，選多個集群組成候選集群組，再確定其中某一分配資源的方案，由于綜合考慮了任務(wù)的靜態(tài)需求和動態(tài)需求，避免重復(fù)的查詢操作，從而提高了資源分配的效率。

2作業(yè)并行分析器

如圖1所示，用戶經(jīng)過GUI向作業(yè)并行分析器提交作業(yè)請求。這個請求包括該作業(yè)中所含的多個任務(wù)的相關(guān)信息、任務(wù)間的依賴關(guān)系及每個任務(wù)的計算資源需求。作業(yè)并行分析器分析該作業(yè)中的任務(wù)及相互關(guān)系，根據(jù)各任務(wù)的依賴關(guān)系將作業(yè)中的任務(wù)劃分為不同的任務(wù)組，并對每個任務(wù)組進行適當(dāng)描述后提交給全局資源分配器。

2．1作業(yè)的拓撲表示

一個作業(yè)由一個或多個任務(wù)組成。作業(yè)的拓撲定義為一個滿足如下條件的有向無環(huán)圖：該圖的節(jié)點與作業(yè)中的任務(wù)一一對應(yīng)；若任務(wù)B直接依賴于任務(wù)A，則存在一條由節(jié)點A到節(jié)點B的有向邊，稱A為B的直接前驅(qū)，B為A的直接后繼；如果存在一條從A到B的由多條有向邊組成的有向通路，則稱A為B的前驅(qū)，B為A的后繼。

圖2表示一個作業(yè)的拓撲結(jié)構(gòu)。設(shè)該作業(yè)由標記為A~G的7個任務(wù)及其相互關(guān)系組成。如圖2所示，任務(wù)D需要在任務(wù)A和B完成后才能開始，而任務(wù)G必須在任務(wù)正和F完成后才能開始。

為了提高作業(yè)的并行執(zhí)行效率，需要關(guān)注任務(wù)在拓撲定義中的深度。記任務(wù)T的直接前驅(qū)集合為Pd(T)，則其深度d(T)為：

若Pd(T)=φ，則d(T)=1；

若Pd(T)≠φ，則d(T)=max{d(R)}+1．

R∈Pd(T)

2．2作業(yè)的最大并行度劃分

作業(yè)的并行劃分是指：一個作業(yè)拆分后形成的一系列對應(yīng)每個任務(wù)、前后有序且相互獨立的任務(wù)組。一個作業(yè)可以有一個或多個并行劃分方案，形成該作業(yè)對應(yīng)的并行劃分集，記作，I()為中的任務(wù)組數(shù)。稱為作業(yè)的最大并行度劃分，如果：E∈,且ξ∈。I（）≤I（ξ）將作業(yè)中的多個任務(wù)按照相應(yīng)的深度進行劃分，形成一個最大并行度劃分。如圖2中的作業(yè)，其最大并行度劃分為：={(A，B)，(C，D，E)，F(xiàn)，G}。

3全局資源分配器

全局資源分配器接收到以RSL描述的任務(wù)組后，立刻進行分析和解釋，獲得每個任務(wù)的靜態(tài)資源需求。系統(tǒng)根據(jù)每個任務(wù)的資源需求在靜態(tài)資源庫中搜索滿足條件的多個集群，并將結(jié)果提交給局部資源分配器。

3．1靜態(tài)資源庫

系統(tǒng)中的靜態(tài)資源庫采用基于輕量目錄訪問協(xié)議LDAP結(jié)構(gòu)。在HRMM模型中，網(wǎng)格系統(tǒng)的所有靜態(tài)資源都在LDAP服務(wù)器的DIT(目錄信息樹)中建立了相應(yīng)的目錄項，并用<屬性，值>的組合描述各種資源屬性。靜態(tài)資源庫選擇LDAP可以在性能上帶來以下優(yōu)點：

(1)LDAP專門對讀操作進行了優(yōu)化，在讀操作頻繁的情況下，可以提高讀取效率。

(2)LDAP是跨平臺協(xié)議

，可在任何計算機上使用。從而增加系統(tǒng)對異構(gòu)網(wǎng)格環(huán)境的適應(yīng)性。

(3)LDAP服務(wù)器支持分布式的結(jié)構(gòu)，靜態(tài)資源庫可訪問本地或全局的LDAP服務(wù)器，并能很方便地實現(xiàn)同步，即增強資源管理的分布性。

3．2全局資源分配算法

根據(jù)任務(wù)組中每個任務(wù)的靜態(tài)需求，全局資源分配器在靜態(tài)資源庫中搜索滿足需求的集群。在搜索時首先隨機選擇搜索的起始位置，然后為每個任務(wù)分別返回最先發(fā)現(xiàn)的N個滿足該任務(wù)需求的集群，形成候選集群組，并以ClusterList數(shù)據(jù)結(jié)構(gòu)描述后提交給局部資源分配器；其中ClusterList是用來描述候選集群組的廣義表結(jié)構(gòu)，如圖3所示。對于任何一個任務(wù)，如果只找到K(

4局部資源分配器

局部資源分配器在動態(tài)資源庫中搜索候選集群組的動態(tài)信息，將這些動態(tài)信息和從全局資源分配器獲得的靜態(tài)信息相組合并進行綜合分析，最終將任務(wù)組中的每個任務(wù)分配給最適合的集群。

4．1動態(tài)資源庫

動態(tài)資源庫中的數(shù)據(jù)以XML描述，帶來如下優(yōu)點：

(1)XML針對更新操作進行了優(yōu)化。因此，對于需要不斷更新的動態(tài)資源庫，可有效提高效率。

(2)XML和LDAP在存儲結(jié)構(gòu)上都是樹狀結(jié)構(gòu)，可以很方便地相互轉(zhuǎn)化。用XML描述數(shù)據(jù)，可使動態(tài)資源庫和基于LDAP的靜態(tài)資源庫具有更好的耦合性。

(3)XML與平臺無關(guān)，以XML表示的數(shù)據(jù)可很方便地被其他程序使用。

4．2局部資源分配策略

局部資源分配器得到候選集群組ClusterList后，從動態(tài)資源庫獲取每個候選集群的動態(tài)信息，并將這些動態(tài)信息添加到相應(yīng)集群的靜態(tài)信息之后，然后將靜態(tài)資源和動態(tài)資源信息相組合，形成集群綜合資源信息。設(shè)一個集群的動態(tài)資源信息為h=[h1,…，hm]T，靜態(tài)資源信息為t=[t1,…,td]T，其中m和d分別為動態(tài)和靜態(tài)資源描述的字段數(shù)，則集群綜合信息為υ=[tThT]T=[υ1,…,υp]T，其中P=m+d。如圖3所示，集群2，2的綜合信息表示為υ2.2。類似地，將任務(wù)靜態(tài)資源需求和動態(tài)資源組合，設(shè)一個任務(wù)的動態(tài)資源需求為g=[g1,…，gm]T，靜態(tài)資源需求為s=[s1,…，sd)T，則綜合資源需求為r=[sTgT]T=[r1,…，rp]T。任務(wù)i的綜合資源需求表示為ri。在確定分配策略時，將只考慮任務(wù)的綜合資源需求和集群的綜合資源信息。

首先，為了任務(wù)能夠順利完成，最終被選擇的集群必須同時滿足任務(wù)的靜態(tài)資源需求和動態(tài)資源需求，即滿足任務(wù)的綜合資源需求：

∨i∈[1,n],∨j∈[1，p]，Vi,f(i)[j]≥ri[j]

其中，n為任務(wù)組中的任務(wù)數(shù)量，p為向量u／和r的維數(shù)，f(i)為任務(wù)i的候選集群(即ClusterList中Taski對應(yīng)的集群鏈表)中最終被選擇集群的序號。因此，首先在ClusterList中刪除所有不滿足上述條件的集群，并記第i個任務(wù)還剩余Ki個符合綜合資源需求的候選集群，其中1≤i≤n，1≤Ki≤N。最后，局部資源分配器要為每個任務(wù)Taski從Ki個候選集群中選擇最合適的一個。綜合考慮計算網(wǎng)格的整體資源分配效率，在具體選擇集群時采用如下決策機制：

(1)獲選集群的綜合資源信息應(yīng)盡量接近相應(yīng)任務(wù)的綜合資源需求，避免資源的浪費，即：

(2)獲選集群和任務(wù)提交節(jié)點間的總網(wǎng)絡(luò)延遲應(yīng)盡量小，即：

其中tj為全局標識為j的集群的延遲；

(3)HRMM為每個用戶規(guī)定了計算資源占用量的上限，即：

其中W為該用戶對計算資源占用量的上限，且W>0。

綜合考慮上述三方面，局部資源分配可以描述為如下二次規(guī)劃問題：

其中C是可以改變的加權(quán)系數(shù)，且C>0。由于f(i)為離散值且取值范圍有限，因此提出以下優(yōu)化方法，通過較少的計算來搜索近似的最優(yōu)解。記候選集群組為ClusterList，則算法表示如下：

STEP1．對每個任務(wù)和候選集群，將靜態(tài)和動態(tài)資源信息組合為綜合資源信息；

STEP2．刪除ClusterList中不滿足總和資源需求的集群；

STEP3.，計算每個集群i,j的局部損失Cost[i,j]:=vi,j-ri+C·tij；

STEP4．并行地對Cost的每一列排序，并按從小到大的次序重排ClusterList中的集群鏈表；

STEP5．如果，則報告不存在滿足條件的解，算法結(jié)束；

STEP6．∨i∈[1,n],并行計算Cost*：=vi,k-ri+C·ti,k，其中k=aramin(vi,j<vi,1)；

STEP7．∨i∈[1,n]，并行計算d(i]：=

STEP8．置b:=argmin(d[j])，并刪除ClusterList中任務(wù)b的集群鏈表中前k-1個集群節(jié)點；

STEP9．如果滿足則轉(zhuǎn)STEPl0，否則轉(zhuǎn)STEP6；

STEP10．∨i∈[1,n]，將第i個任務(wù)分配給ClusterList中相應(yīng)任務(wù)集群鏈表中的第一個集群，算法結(jié)束。

該算法為資源分配查找到了近似的最優(yōu)解，并在最大程度上利用了資源管理站點所在集群的計算資源，將大部分計算并行化。設(shè)資源管理站點所在集群的節(jié)點數(shù)為戶，則該算法在每個節(jié)點上的計算復(fù)雜度為O(n2n／P)

靜態(tài)資源優(yōu)化方案范文第3篇

本文將介紹FPGA的功耗、流行的低功耗功能件以及影響功耗的用戶選擇方案，并探討近期的低功耗研究，以洞察高功率效率FPGA的未來趨勢。

功耗的組成部分

FPGA的功耗由兩部分組成：動態(tài)功耗和靜態(tài)功耗，信號給電容性節(jié)點充電時產(chǎn)生動態(tài)功耗。這些電容性節(jié)點可以是內(nèi)部邏輯塊、互連架構(gòu)中的布線導(dǎo)線、外部封裝引腳或由芯片輸出端驅(qū)動的板級跡線。FPGA的總動態(tài)功耗是所有電容性節(jié)點充電產(chǎn)生的組合功耗。

靜態(tài)功耗與電路活動無關(guān)，可以產(chǎn)生于晶體管漏電流，也可以產(chǎn)生于偏置電流。總靜態(tài)功耗是各晶體管漏電功耗及FPGA中所有偏置電流之和。動態(tài)功耗取決于有源電容一側(cè)，因而可隨著晶體管尺寸的縮小而改善。然而，這卻使靜態(tài)功耗增加，因為較小的晶體管漏電流反而較大。因此靜態(tài)功耗占集成電路總功耗的比例日益增大。

如圖1所示，功耗很大程度上取決于電源電壓和溫度。降低FPGA電源電壓可使動態(tài)功耗呈二次函數(shù)下降，漏電功耗呈指數(shù)下降。升高溫度可導(dǎo)致漏電功耗呈指數(shù)上升。例如，把溫度從85℃升高至100℃可使漏電功耗增加25％。

功耗分解

下面分析一下FPGA,總功耗的分解情況，以便了解功耗的主要所在。FPGA功耗與設(shè)計有關(guān)，也就是說取決于器件系列、時鐘頻率、翻轉(zhuǎn)率和資源利用率。

以Xilinx Spartan-3 XC3S1000FPGA為例，假定時鐘頻率為100MHz，翻轉(zhuǎn)率為12.5％，而資源利用率取多種實際設(shè)計基準測試的典型值。

圖2所示為XC3S1000的活動功耗和待機功耗分解圖。據(jù)報告顯示，活動功耗是設(shè)計在高溫下活動時的功耗，包括動態(tài)和靜態(tài)功耗兩部分。待機功耗是設(shè)計空閑時的功耗，由額定溫度下的靜態(tài)功耗組成。CLB在活動功耗和待機功耗中占最主要部分，這不足為奇，但其他模塊也產(chǎn)生可觀的功耗。I/O和時鐘電路占全部活動功耗的1/3，如果使用高功耗的I/O標準，其功耗還會更高。

配置電路和時鐘電路占待機功耗近l/2，這在很大程度上是偏置電流所致。因此，要降低芯片的總功耗，就必須采取針對所有主要功耗器件的多種解決方案。

低功耗設(shè)計

FPGA的設(shè)計中使用了多種功耗驅(qū)動的設(shè)計技術(shù)。以Xilinx Virtex系列為例，因為配置存儲單元可占到FPGA中晶體管數(shù)的1/3，所以在該系列中使用了一種低漏電流的“midox”晶體管來減少存儲單元的漏電流。為了減少靜態(tài)功耗，還全面采用了較長溝道和較高閾值的晶體管。動態(tài)功耗問題則用低電容電路和定制模塊來解決。DSP模塊中乘法器的功耗不到FPGA架構(gòu)所構(gòu)建乘法器的20％。鑒于制造偏差可導(dǎo)致漏電流分布范圍很大，可篩選出低漏電流器件，以有效提供核心漏電功耗低于60％的器件。

除了融入FPGA設(shè)計之外，還有許多設(shè)計選擇方案影響到FPGA的功耗。下面分析部分這類選擇方案。

1　功耗估計

功耗估計是低功耗設(shè)計中的一個關(guān)鍵步驟。雖然確定FPGA功耗的最準確方法是硬件測量，但功耗估計有助于確認高功耗模塊，可用于在設(shè)計階段早期制定功耗預(yù)算。

如圖1所示，某些外部因素對功耗具有呈指數(shù)的影響；環(huán)境的微小變化即可造成預(yù)估功耗的重大變化。使用功耗估計工具雖難以達到精準，但仍然可以通過確認高功耗模塊來為功耗優(yōu)化提供極好的指導(dǎo)。

2　電壓和溫度控制

如圖1所示，降低電壓和溫度均可顯著減少漏電流。電源電壓降低5％就可降低功耗10％。通過改變電源配置，很容易調(diào)整電源電壓。目前的FPGA不支持大范圍電壓調(diào)整，推薦的電壓范圍通常是±5％。結(jié)溫可以用散熱器和氣流等冷卻方案來降低。溫度降低20℃可減少漏電功耗25％以上。降低溫度還可呈指數(shù)提高芯片的可靠性。研究表明，溫度降低20℃可使芯片總體壽命延長10倍。

3　懸掛和休眠模式

懸掛和休眠等模式可有效降低功耗。以Xilinx Spartan-3A FPGA為例，該器件提供兩種低功耗空閑狀態(tài)。在懸掛模式下，VCCAUX電源上的電路被禁用，以減少漏電功耗和消除偏置電流，這樣可降低靜態(tài)功耗40％以上。懸掛時仍保持芯片配置和電路狀態(tài)。將喚醒引腳置位即可退出懸掛模式。此過程用時不到1ms。

休眠模式允許關(guān)閉所有功率調(diào)節(jié)器，從而實現(xiàn)零功耗。若要重啟，必須重開電源并配置器件，此過程需要數(shù)十毫秒。切斷電源后，所有I/O均處于高阻抗狀態(tài)。如有I/O需要在休眠模式下主動激活，則必須保持對相應(yīng)I/O組供電，這會消耗少量待機功率。

4　I/O標準方案

不同I/O標準的功耗水平相差懸殊。在犧牲速度或邏輯利用率的情況下，選擇低功耗I/O標準可顯著降低功耗。例如，LVDS是功耗大戶，其每對輸入的電流為3mA，每對輸出的電流為9mA。因此，從功耗角度來看，應(yīng)該僅在系統(tǒng)技術(shù)規(guī)范要求或需要最高性能時才使用LVDS。

替代LVDS的一種功耗較低而性能較高的方案是HSTL或SSTL，但這二者仍要每輸入消耗3mA。如果可能，推薦換用LVCMOS輸入。此外，DCI標準是功耗大戶。當(dāng)連接到RLDRAM等存儲器件時，請考慮在存儲器上使用ODT，而在FPGA上使用LVDCI，以減少功耗。

5　嵌入式模塊

用嵌入式模塊替代可編程架構(gòu)可顯著降低功耗。嵌入式模塊是定制設(shè)計的，因此其體積和開關(guān)電容都比可編程邏輯的小。這些模塊的功耗是等效可編程邏輯的1/5～1/12。如果設(shè)計縮小并可裝入較小的器件，則使用嵌入式模塊可以降低靜態(tài)功耗。一個潛在的缺點是，使用大型嵌入式模塊可能無法更有效地實現(xiàn)非常簡單的功能。

6　時鐘生成器

在時鐘生成中考慮功耗因素可以減少功耗。數(shù)字時鐘管理器廣泛用于生成不同頻率或相位的時鐘。然而，DCM消耗的功率占VCCAUX不可小覷的一部分；因此，應(yīng)盡可能限制使用DCM。通過使用多種輸出(如CLK2X、CLKDV和CLKFX)，一個DCM常常可生成多種時鐘。與為同一功能使用多個DCM相比，這是一種功耗較低的解決方案。

7　Block RAM的構(gòu)建

多個Block RAM常?？梢越M合起來構(gòu)成一個大型RAM。組合的方式可以對功耗意義重大。時序驅(qū)動的方法是并行訪問所有RAM。例如，可以用4個2k×9RAM構(gòu)成一個2k×36RAM。

這個較大RAM的訪問時間與單個Block RAM相同；然而，其每次訪問的功耗卻相當(dāng)于4個Block RAM的功耗之和。

一種低功耗的解決方案是用4個512×36b RAM構(gòu)成同樣的2k×36bRAM。每次訪問都會預(yù)先解碼，以選擇訪問4個Block RAM之一。盡管預(yù)解碼延長了訪問時間，但較大RAM每次訪問的功耗卻與單個Block RAM大致相同。

低功耗研究

1　降低電壓

降低電壓是減少功耗的最有效方式之一，而且隨之而來的性能下降對許多并不要求最高性能的設(shè)計來說是可以接受的。不過，目前FPGA的工作電壓范圍很小，在某些電壓敏感型電路上還不能使用。

在Xilinx研究實驗室，CLB電路被重新設(shè)計成能在降低許多的電壓下工作，以便在較低功耗情況下提供寬裕的性能權(quán)衡余地。例如，對于90nm工藝，電壓下降200mV可降低功耗40％，最高性能損失25％；電壓下降400mV可降低功耗70％，最高性能損失55％。

2　細粒度電源開關(guān) 可編程邏輯設(shè)計特有的開銷之一是并非所有片上資源都用于給定的設(shè)計?？墒?，未使用的資源保持供電狀態(tài)，并以漏電功耗的形式增加了總功耗。模塊級電源開關(guān)可分別關(guān)掉未使用模塊的供電。每個模塊通過一個電源開關(guān)耦接到電源。開關(guān)閉合時，該模塊工作。開關(guān)斷開時，該模塊從電源有效斷開，從而使漏電功耗降到1/50～1/100。電源開關(guān)的粒度可以小到單個CLB和BlockRAM。在設(shè)計中，這些電源開關(guān)可以通過配置比特流進行編程，也可由用戶直接控制或通過訪問端口控制，實際設(shè)計的基準測試結(jié)果表明，細粒度電源開關(guān)可減少漏電功耗30％。

3　深睡眠模式

便攜電子產(chǎn)品的主要要求之一是器件空閑時功耗極低或無功耗。以XilinxSpartan-3A FPGA為例，該芯片可通過進入休眠模式來達到此目的，這需要外部控制，蘇醒緩慢，且不能恢復(fù)FPGA狀態(tài)。設(shè)計動態(tài)控制上述細粒度電源開關(guān)，令其關(guān)閉所有內(nèi)部模塊供電，僅保留配置和電路狀態(tài)存儲組件為供電狀態(tài)。這樣形成的狀態(tài)是一種深睡眠模式，其漏電功耗為額定功耗的1％～2％，保存FPGA狀態(tài)，退出此模式僅需數(shù)微秒。

4異構(gòu)架構(gòu)

電路的最高時鐘頻率取決于其時序關(guān)鍵型路徑的延遲。非關(guān)鍵型路徑的速度可以較慢而不影響整體芯片性能。在大型系統(tǒng)中，可以有幾個速度關(guān)鍵型模塊(如處理器中的數(shù)據(jù)通路)，其他模塊可以是非關(guān)鍵型(如緩存)。

當(dāng)今的FPGA就功耗和速度而言是相同的，每個CLB均有同樣的功耗和速度特性。異構(gòu)架構(gòu)可降低功耗，這種架構(gòu)包含一些低功耗(同時也較慢)的模塊，方法是在低功耗模塊中實現(xiàn)非關(guān)鍵型模塊。這樣做不影響整體芯片性能，因為時序關(guān)鍵型模塊并未損失性能。

創(chuàng)建異構(gòu)架構(gòu)的一種方法是，分配兩條核心供電軌，即一條高電壓軌(VDDH)和一條低電壓軌(VDDL)。FPGA的每個器件用嵌入式電源開關(guān)選擇這二者之一，并相應(yīng)采用高速度或低功耗特性。設(shè)計的詳細時序確定之后，電壓選擇便告完成，所以只有非關(guān)鍵型模塊才應(yīng)以VDDL供電。

創(chuàng)建異構(gòu)架構(gòu)的另一種方法是，將FPGA分成不同的區(qū)，并將這些區(qū)分別預(yù)制為具有高速度和低功耗特性?？梢杂貌煌娫措妷?、不同閾值或通過若干其他設(shè)計權(quán)衡條件來實現(xiàn)這些區(qū)。要避免性能下降，設(shè)計工具必須將設(shè)計的時序關(guān)鍵型器件映像成高速度區(qū)，而將非關(guān)鍵型器件映射成低功耗區(qū)。

5　低擺幅信令

隨著FPGA容量增加，片上可編程互連的功耗越來越大。減少這種通信功耗的一種有效方法是使用低擺幅信令，其中導(dǎo)線上的電壓擺幅比電源電壓擺幅低得多。現(xiàn)今，低擺幅信令常見于在高電容性導(dǎo)線(如總線或片外鏈接)上進行通信的情況。低擺幅驅(qū)動器和接收器比CMOS緩沖器更復(fù)雜，所以占用更多芯片面積。但是，隨著片上互連逐漸成為總體功耗的較大組成部分，低擺幅信令的功耗優(yōu)勢將證明增加設(shè)計復(fù)雜性是值得的。當(dāng)然，F(xiàn)PGA用戶不會看到內(nèi)部信號電壓的差異。

圖3所示為具有上述某些概念的FPGA架構(gòu)，其可編程異構(gòu)架構(gòu)由高速度和低功耗兩個區(qū)組成。一個片上功耗模式控制器可管理各種降功耗模式，即深睡眠模式、懸掛模式和休眠模式。在架構(gòu)內(nèi)部，可以用專用的供電開關(guān)關(guān)掉每個邏輯塊的電源。通過布線架構(gòu)的通信信號流經(jīng)低擺幅驅(qū)動器和接收器，以降低互連功耗。

靜態(tài)資源優(yōu)化方案范文第4篇

關(guān)鍵詞:數(shù)字系統(tǒng)；IC；設(shè)計

一、數(shù)字IC設(shè)計方法學(xué)

在目前CI設(shè)計中，基于時序驅(qū)動的數(shù)字CI設(shè)計方法、基于正復(fù)用的數(shù)字CI設(shè)計方法、基于集成平臺進行系統(tǒng)級數(shù)字CI設(shè)計方法是當(dāng)今數(shù)字CI設(shè)計比較流行的3種主要設(shè)計方法，其中基于正復(fù)用的數(shù)字CI設(shè)計方法是有效提高CI設(shè)計的關(guān)鍵技術(shù)。它能解決當(dāng)今芯片設(shè)計業(yè)所面臨的一系列挑戰(zhàn):縮短設(shè)計周期，提供性能更好、速度更快、成本更加低廉的數(shù)字IC芯片。

基于時序驅(qū)動的設(shè)計方法，無論是HDL描述還是原理圖設(shè)計，特征都在于以時序優(yōu)化為目標的著眼于門級電路結(jié)構(gòu)設(shè)計，用全新的電路來實現(xiàn)系統(tǒng)功能;這種方法主要適用于完成小規(guī)模ASIC的設(shè)計。對于規(guī)模較大的系統(tǒng)級電路，即使團隊合作，要想始終從門級結(jié)構(gòu)去實現(xiàn)優(yōu)化設(shè)計，也很難保證設(shè)計周期短、上市時間快的要求。

基于PI復(fù)用的數(shù)字CI設(shè)計方法，可以滿足芯片規(guī)模要求越來越大，設(shè)計周期要求越來越短的要求，其特征是CI設(shè)計中的正功能模塊的復(fù)用和組合。采用這種方法設(shè)計數(shù)字CI，數(shù)字CI包含了各種正模塊的復(fù)用，數(shù)字CI的開發(fā)可分為模塊開發(fā)和系統(tǒng)集成配合完成。對正復(fù)用技術(shù)關(guān)注的焦點是，如何進行系統(tǒng)功能的結(jié)構(gòu)劃分，如何定義片上總線進行模塊互連，應(yīng)該選擇那些功能模塊，在定義各個功能模塊時如何考慮盡可能多地利用現(xiàn)有正資源而不是重新開發(fā)，在功能模塊設(shè)計時考慮怎樣定義才能有利于以后的正復(fù)用，如何進行系統(tǒng)驗證等。

基于PI復(fù)用的數(shù)字CI的設(shè)計方法，其主要特征是模塊的功能組裝，其技術(shù)關(guān)鍵在于如下三個方面:一是開發(fā)可復(fù)用的正軟核、硬核;二是怎樣做好IP復(fù)用，進行功能組裝，以滿足目標CI的需要;三是怎樣驗證完成功能組裝的數(shù)字CI是否滿足規(guī)格定義的功能和時序。

二、典型的數(shù)字IC開發(fā)流程

典型的數(shù)字CI開發(fā)流程主要步驟包含如下24方面的內(nèi)容:

(1)確定IC規(guī)格并做好總體方案設(shè)計。

(2)RTL代碼編寫及準備etshtnehc代碼。

(3)對于包含存儲單元的設(shè)計，在RTL代碼編寫中插入BIST(內(nèi)建自我測試)電路。

(4)功能仿真以驗證設(shè)計的功能正確。

(5)完成設(shè)計綜合，生成門級網(wǎng)表。

(6)完成DFT(可測試設(shè)計)設(shè)計。

(7)在綜合工具下完成模塊級的靜態(tài)時序分析及處理。

(8)形式驗證。對比綜合網(wǎng)表實現(xiàn)的功能與TRL級描述是否一致。

(9)對整個設(shè)計進行Pre一layout靜態(tài)時序分析。

(10)把綜合時的時間約束傳遞給版圖工具。

(11)采樣時序驅(qū)動的策略進行初始化nooprlna。內(nèi)容包括單元分布，生成時鐘樹

(12)把時鐘樹送給綜合工具并插入到初始綜合網(wǎng)表。

(13)形式驗證。對比插入時鐘樹綜合網(wǎng)表實現(xiàn)的功能與初始綜合網(wǎng)表是否一致。

(14)在步驟(11)準布線后提取估計的延遲信息。

(15)把步驟(14)提取出來的延遲信息反標給綜合工具和靜態(tài)時序分析工具。

(16)靜態(tài)時序分析。利用準布線后提取出來的估計延時信息。

(17)在綜合工具中實現(xiàn)現(xiàn)場時序優(yōu)化(可選項)。

(18)完成詳細的布線工作。

(19)從完成了詳細布線的設(shè)計中提取詳細的延時信息。

(20)把步驟(19)提取出來的延時信息反標給綜合工具和靜態(tài)時序分析工具。

(21)Post-layout靜態(tài)時序分析。

(22)在綜合工具中實現(xiàn)現(xiàn)場時序優(yōu)化(可選項)。

(23)Post一alyout網(wǎng)表功能仿真(可選項)。

(24)物理驗證后輸出設(shè)計版圖數(shù)據(jù)給芯片加工廠。

對于任何CI產(chǎn)品的開發(fā)，最初總是從市場獲得需求的信息或產(chǎn)品的概念，根據(jù)這些概念需求，CI工程師再逐步完成CI規(guī)格的定義和總體方案的設(shè)計?？傮w方案定義了芯片的功能和模塊劃分，定義了模塊功能和模塊之間的時序等內(nèi)容。在總體方案經(jīng)過充分討論或論證后開始CI產(chǎn)品的開發(fā)。CI的開發(fā)階段包含了設(shè)計輸入、功能仿真、綜合、DFT(可測試設(shè)計)、形式驗證、靜態(tài)時序分析、布局布線等內(nèi)容。而CI的后端設(shè)計包括布局、插入時鐘樹、布線和物理驗證等內(nèi)容，后端設(shè)計一般能在軟件中自動完成，如SIE軟件就能自動完成布局布線。

三、IC開發(fā)過程介紹

IC開發(fā)過程包括設(shè)計輸入、功能仿真、綜合、可測試性設(shè)計DFT、形式驗證、靜態(tài)時序分析、布局、插入時鐘樹、布線、物理驗證等內(nèi)容，下面分別進行詳細介紹。

設(shè)計輸入:一般包括圖形與文本輸入兩種格式。文本輸入包括采用verilog和vHDL兩種硬件描述語言的格式，verliog語言支持多種不同層次的描述，采用硬件描述語言主要得益于采用綜合器來提高設(shè)計效益;圖形輸入一般應(yīng)該支持多層次邏輯圖輸入，主要應(yīng)用在一些專門的電路設(shè)計中，但是圖形輸入耗時費力且不方便復(fù)用。

功能仿真:功能仿真的目的是為了驗證設(shè)計功能的正確性和完備性。搭建的測

試環(huán)境質(zhì)量和測試激勵的充分性決定了功能仿真的質(zhì)量和效益，仿真工具也是比較多，而且功能比較齊全。

綜合:所謂綜合，就是將設(shè)計的HDL描述轉(zhuǎn)化為門級網(wǎng)表的過程。綜合工具(也可稱為編譯器)根據(jù)時間約束等條件，完成可綜合的TRL描述到綜合庫單元之間的映射，得到一個門級網(wǎng)表等;綜合工具可內(nèi)嵌靜態(tài)時序分析工具，可以根據(jù)綜合約束來完成門級網(wǎng)表的時序優(yōu)化和面積優(yōu)化。

可測試性設(shè)計DFT:目前大多數(shù)CI設(shè)計都引入可測試結(jié)構(gòu)設(shè)計，一般在電路初步綜合后可進行DFT設(shè)計。典型的DFT電路包括存儲單元的內(nèi)建自測BIST電路、掃描鏈電路和邊界掃描電路。BIST電路是為了測試而設(shè)計的專門電路，它可以來自半導(dǎo)體生產(chǎn)廠商，也可以用商用的工具自動產(chǎn)生。掃描鏈電路一般是用可掃描的寄存器代替一般的寄存器，由于帶掃描功能的寄存器的延時與一般的寄存器并不一致，所以在綜合工具進行時序分析時最好就能考慮這種“附加”的延遲。邊界掃描電路主要用來對電路板上的連接進行測試，也可以把內(nèi)部掃描鏈的結(jié)果從邊界掃描電路引入。

形式驗證是一種靜態(tài)的驗證手段，它根據(jù)電路結(jié)構(gòu)靜態(tài)地判斷兩個設(shè)計在功能上是否等價，從而判斷一個設(shè)計在修改前和修改后其功能是否保持一致。

靜態(tài)時序分析:靜態(tài)時序分析是CI開發(fā)流程中非常重要的一環(huán)。通過靜態(tài)時序分析，一方面可以了解到關(guān)鍵路徑的信息，分析關(guān)鍵路徑的時序;另一方面，還可以了解到電路節(jié)點的扇出情況和容性負載的大小。

布局:

布局被認為是整個后端流程最關(guān)鍵的一步，布局首先是在滿足電路時序要求的條件下得到盡可能小的實現(xiàn)面積，其次布局也是把整個設(shè)計劃分成多個便于控制的模塊。布局的內(nèi)容包括把單元或宏模塊擺放到合適的位置，其目的是為了最大限度地減小連線的RC延遲和布線的寄生電容效應(yīng)，此外，良好的布局還可以減小芯片面積和降低布線時出現(xiàn)擁賽現(xiàn)象的幾率。

插入時鐘樹:時鐘樹又稱時鐘網(wǎng)絡(luò)，是指位于時鐘源和它所有扇出的寄存器時鐘輸入端之間的BUFFER驅(qū)動邏輯，時鐘樹通常根據(jù)物理布局情況生成。時鐘樹的插入關(guān)鍵在于如何控制時鐘信號延時和時鐘信號扭曲，因為較大的延遲對解決電路的保持時間問題不利，較大的時鐘扭曲往往增加寄存器鎖存不穩(wěn)定數(shù)據(jù)的幾率。但是時鐘信號延遲和時鐘信號扭曲問題是對矛盾，如果設(shè)計對兩者都要求比較嚴格的話，時鐘樹的插入往往需要考慮比較多。

布線:布線分為兩個階段完成:預(yù)布線和詳細布線，預(yù)布線時版圖工具把整個芯片劃分為多個較小的區(qū)域，布線器只是估算各個小區(qū)域的信號之間最短的連線長度，并以此來計算連線延遲，這個階段并沒有生成真正的版圖連線。詳細布線階段，布線器根據(jù)預(yù)布線的結(jié)果和最新的時序約束條件生成真正的版圖連線。但是如果預(yù)布線的時間比布局運行的時間還要長，這就意味著布局的結(jié)果是失敗的，這時候就需要重新布局以減少布線的擁賽。:

布局布線完成之后，EDA工具根據(jù)布局布線的結(jié)果產(chǎn)生電路網(wǎng)表，產(chǎn)生真正的互連線延遲數(shù)據(jù)，這樣以前綜合工具DC根據(jù)線負載模型計算出來的延遲數(shù)據(jù)與這些互連線延遲數(shù)據(jù)相比是不夠精確的，因此把這些版圖提取出來的互連線延遲數(shù)據(jù)反標給DC重新進行綜合優(yōu)化，如果生成的網(wǎng)表滿足了時序、面積及功耗要求后就生成電路版圖，電路版圖經(jīng)過驗證就可以制成芯片。

參考文獻：

靜態(tài)資源優(yōu)化方案范文第5篇

在鋼鐵工業(yè)的生產(chǎn)中，煉鋼一連鑄生產(chǎn)調(diào)度計劃的編制是否合理科學(xué)，對鋼鐵生產(chǎn)的效率與水平都有很大程度的影響。如何優(yōu)化其調(diào)度計劃方案也就成為了當(dāng)前業(yè)界最為關(guān)注的課題。從鋼鐵生產(chǎn)的整個工藝過程來看，煉鋼一連鑄環(huán)節(jié)是+非常關(guān)鍵的生產(chǎn)環(huán)節(jié)，是決定鋼鐵產(chǎn)量與質(zhì)量的主要工藝階段，而針對其所指定的調(diào)度計劃方案也是鋼鐵生產(chǎn)管理中具有過渡作用的管理計劃，起到了承上啟下的作用，指導(dǎo)著鋼鐵加工的工藝流程順序，控制著其施工進度。為了能夠更好的保證鋼鐵生產(chǎn)順利穩(wěn)定、連續(xù)高效的進行生產(chǎn)，很有必要對煉鋼一連鑄調(diào)度計劃的編制方法進行合理優(yōu)化。以下本文就針對如何優(yōu)化其調(diào)度計劃編制方法進行探討。

一、煉鋼-連鑄調(diào)度計劃概述

鋼鐵生產(chǎn)管理中的煉鋼一連鑄計劃調(diào)度主要是指對煉鋼、精煉以及連鑄等三個工藝階段之間的相互混合流水作業(yè)流程進行組織調(diào)度與安排管理的過程。在煉鋼一連鑄的生產(chǎn)過程中，一般會受到連澆生產(chǎn)、生產(chǎn)資源、品種質(zhì)量以及不同生產(chǎn)節(jié)奏等幾方面的約束，另外，由于目前重鋼新區(qū)的設(shè)計特點，連鑄存坯場地狹窄也是其制約因素，為了能夠保證生產(chǎn)工藝能夠按照有條不紊的順序依次進行生產(chǎn)，就必須要做好煉鋼一連鑄的調(diào)度計劃編制工作，以縮短整個流程的用時，縮短生產(chǎn)周期；同時提高生產(chǎn)設(shè)備的利用效率，實現(xiàn)資源的優(yōu)化配置。

二、煉鋼-連鑄調(diào)度計劃的特點

基于鋼鐵的煉鋼一連鑄生產(chǎn)是具有工序多、生產(chǎn)線長、約束條件多、需要進行多段生產(chǎn)和多段運輸?shù)纳a(chǎn)過程，其不但需要滿足離散型工業(yè)的生產(chǎn)離散要求，還要滿足流程工業(yè)的生產(chǎn)連續(xù)要求。煉鋼一連鑄生產(chǎn)最大的特點就是要將液態(tài)形式下的鋼水轉(zhuǎn)變?yōu)楣虘B(tài)形式的鋼坯，在這一轉(zhuǎn)變過程中，對生產(chǎn)的連續(xù)性要求極高，必須要把握好加工時間以及設(shè)備之間的產(chǎn)品傳輸時間，確保產(chǎn)品到達每道工序的設(shè)備前都能夠立即進行加工，而無須等待設(shè)備。為此，這就要求煉鋼一連鑄調(diào)度計劃必須要具備一定的特點：間歇作業(yè)與連續(xù)作業(yè)混合使用，對于轉(zhuǎn)爐或精煉設(shè)備等加工速度較快的設(shè)備，其生產(chǎn)調(diào)度可以采用間歇式的管理方法，而對于連鑄機則需要采用連續(xù)作業(yè)的管理方法，以實現(xiàn)設(shè)備之間的生產(chǎn)同步配合；生產(chǎn)與物流要高度銜接，保證工序之間的產(chǎn)品傳遞及時、準確、高效和連續(xù)，這就決定了煉鋼一連鑄調(diào)度計劃具有連續(xù)性、實時性以及高度復(fù)雜性。

三、煉鋼-連鑄調(diào)度計劃的編制方法優(yōu)化措施

煉鋼連鑄計劃調(diào)度的業(yè)務(wù)主要包括組CAST計劃、鑄機分配、靜態(tài)計劃編制、動態(tài)計劃調(diào)整和輔助設(shè)備的調(diào)度計劃。目前在信息技術(shù)不斷發(fā)展的推動下，煉鋼一連鑄調(diào)度計劃已經(jīng)實現(xiàn)了計算機編制管理。而在優(yōu)化其編制方法時，需要對調(diào)度系統(tǒng)的相關(guān)功能模塊進行優(yōu)化設(shè)計，以實現(xiàn)高效科學(xué)的管理。

（一）連鑄計劃自動生成與優(yōu)化：在連鑄計劃的調(diào)度管理模塊中，首先需要對其生產(chǎn)設(shè)備的生產(chǎn)能力進行合理的預(yù)計算，并根據(jù)計算結(jié)果來合理分配轉(zhuǎn)爐、精煉以及連鑄的生產(chǎn)能力，以約束和控制生產(chǎn)流程的進度。并實現(xiàn)煉鋼一連鑄外供坯以及連鑄坯初軋加工合同的LOT自動生成。優(yōu)化CAST，以提高連鑄機的生產(chǎn)能力和生產(chǎn)效率，降低生產(chǎn)成本。盡可能的實現(xiàn)連鑄機的自動分配與流程安排，以增大連鑄工藝階段的生產(chǎn)總量，提高生產(chǎn)效益。

（二）日出鋼計劃靜態(tài)排程優(yōu)化：根據(jù)分配的連鑄機、確定的CAST順序和CAST間隔，并根據(jù)給定的轉(zhuǎn)爐、精煉等設(shè)備條件，對各臺連鑄機日計劃進行出鋼計劃靜態(tài)排程。在進行日出鋼計劃靜態(tài)排程的優(yōu)化設(shè)計時，需要按照實際的生產(chǎn)狀況來實時調(diào)度，調(diào)度計劃優(yōu)化后要達到以下目標：實現(xiàn)煉鋼、精煉、連鑄等工序之間的生產(chǎn)力平衡；實現(xiàn)RH、LF和CAS等精煉生產(chǎn)能力最大化滿足品種質(zhì)量的需求；實現(xiàn)連鑄生產(chǎn)能力最大化；當(dāng)RH、LF和CAS等精煉生產(chǎn)能力與連鑄生產(chǎn)能力之間存在矛盾時，需要根據(jù)設(shè)置一定的重要性指標，并以此指標來對其各自的生產(chǎn)能力進行綜合優(yōu)化。

（三）出鋼計劃動態(tài)調(diào)整：由于重鋼新區(qū)設(shè)計流程較為先進，工序間界面十分緊湊，在出鋼計劃的編制執(zhí)行中，會受到很多因素的影響而發(fā)生變化，這樣使得調(diào)度計劃成為一種動態(tài)控制。為此在進行計劃調(diào)整時，需要注意按照繼承性和優(yōu)化性相結(jié)合的原則進行調(diào)整。繼承性是指當(dāng)影響生產(chǎn)的事件出現(xiàn)時，可以通過工序的柔性組合或工序間的緩沖來消除這種不利影響時，盡量減少對原出鋼計劃的調(diào)整，從而保持計劃的連貫性和一致性；優(yōu)化性是指因為設(shè)備故障或工序間不匹配等原因需要對原出鋼計劃進行調(diào)整時，調(diào)整的方向是針對當(dāng)前的條件對原計劃進行優(yōu)化。

四、結(jié)語